JPH0267885A - ジッタキャンセル回路 - Google Patents
ジッタキャンセル回路Info
- Publication number
- JPH0267885A JPH0267885A JP63219947A JP21994788A JPH0267885A JP H0267885 A JPH0267885 A JP H0267885A JP 63219947 A JP63219947 A JP 63219947A JP 21994788 A JP21994788 A JP 21994788A JP H0267885 A JPH0267885 A JP H0267885A
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- JP
- Japan
- Prior art keywords
- circuit
- delay
- jitter
- video signal
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオテープレコーダ（ＶＴＲ）におけるジッ
タキャンセル回路に関し、特にタイムベースコレクタ（
ＴＢＣ）、カラー信号の自動位相制御回路（ＡＰＣ＞に
応用できるものに関する。
タキャンセル回路に関し、特にタイムベースコレクタ（
ＴＢＣ）、カラー信号の自動位相制御回路（ＡＰＣ＞に
応用できるものに関する。
（従来の技術〕
ＶＴＲから再生された映像信号のジッタ成分をキャンセ
ルする回路として種々の回路が知られている。映像信号
をデジタル処理し、メモリを制御してジッタをキャンセ
ルするデジタルタイムベースコレクタを一例として第５
図に示す。このデジタルタイムベースコレクタはＡ／Ｄ
変換器１０、メモリ１２、Ｄ／Ａ変換器１４、メモリコ
ントロール回路１６、水平同期分離回路１８、ＰＬＬ回
路２０を有しており次のように動作する。
ルする回路として種々の回路が知られている。映像信号
をデジタル処理し、メモリを制御してジッタをキャンセ
ルするデジタルタイムベースコレクタを一例として第５
図に示す。このデジタルタイムベースコレクタはＡ／Ｄ
変換器１０、メモリ１２、Ｄ／Ａ変換器１４、メモリコ
ントロール回路１６、水平同期分離回路１８、ＰＬＬ回
路２０を有しており次のように動作する。
入力ビデオ信号からジッタを含む水平同期信号（Ｈ５Ｖ
ｎＣ）を水平同期分離回路１８にて分離し、次にこのＨ
５ｙｎｃに同期してＰＬＬ回路２０内のノコギリ波発生
器２０ａにてＨ５ｙｎｃ周期（６３，５μｓｅｃ ）の
ノコギリ波を作る。 ＰＬＬ２０のＶＣＯ２０ｄは４
ｆ、。（９１０ｆＨ＞で発振しており、この信号をカウ
ンタ２０ｅで１／９１０に分周し、この分周された信号
をサンプル／ホールド回路２０ｂに与えてノコギリ波を
サンプル／ホールドしている。サンプル／ホールドされ
た信号はループフィルタ２０Ｃを通過しＶＣＯ２０ｄの
制御電圧となる。このようにＰＬＬが構成され、入力の
ビデオ信号のＨ５ｙｎｃに位相ロックした４ｆｓｃがＶ
ＣＯ２０ｄにて発生する。この４ｆ、。の信号はジッタ
成分を含んでおり、この信号がＡ／Ｄ変換器１０とメモ
リコントロール回路１６に与えられメモリ１２への書き
込みのタイミングとなるライトクロックとして用いられ
る。従ってＡ／Ｄ変換されたビデオ信号は、そのジッタ
がキャンセルされてメモリ１２に記憶される。記憶され
たデータはジッタ成分を含まない安定したリードクロッ
クによって読み出されてＤ／Ａ変換器１４に与えられタ
イムベースが修正された安定したビデオ信号となる。
ｎＣ）を水平同期分離回路１８にて分離し、次にこのＨ
５ｙｎｃに同期してＰＬＬ回路２０内のノコギリ波発生
器２０ａにてＨ５ｙｎｃ周期（６３，５μｓｅｃ ）の
ノコギリ波を作る。 ＰＬＬ２０のＶＣＯ２０ｄは４
ｆ、。（９１０ｆＨ＞で発振しており、この信号をカウ
ンタ２０ｅで１／９１０に分周し、この分周された信号
をサンプル／ホールド回路２０ｂに与えてノコギリ波を
サンプル／ホールドしている。サンプル／ホールドされ
た信号はループフィルタ２０Ｃを通過しＶＣＯ２０ｄの
制御電圧となる。このようにＰＬＬが構成され、入力の
ビデオ信号のＨ５ｙｎｃに位相ロックした４ｆｓｃがＶ
ＣＯ２０ｄにて発生する。この４ｆ、。の信号はジッタ
成分を含んでおり、この信号がＡ／Ｄ変換器１０とメモ
リコントロール回路１６に与えられメモリ１２への書き
込みのタイミングとなるライトクロックとして用いられ
る。従ってＡ／Ｄ変換されたビデオ信号は、そのジッタ
がキャンセルされてメモリ１２に記憶される。記憶され
たデータはジッタ成分を含まない安定したリードクロッ
クによって読み出されてＤ／Ａ変換器１４に与えられタ
イムベースが修正された安定したビデオ信号となる。
上記第５図のデジタルタイムベースコレクタにおいては
、第６図すに示すようにジッタが改善される。なお第６
図ａはＰＬＬの特性を示している。
、第６図すに示すようにジッタが改善される。なお第６
図ａはＰＬＬの特性を示している。
この第６図すのグラフかられかるように、１ｋＨｚ近辺
の高域にあけるジッタ改善度が低く、更に高域である３
〜５ ｋＨ２ではジッタが改善されず劣化してしまう。
の高域にあけるジッタ改善度が低く、更に高域である３
〜５ ｋＨ２ではジッタが改善されず劣化してしまう。
従って本発明は高域においても丁Ｒ再生信号のジッタを
改善することのできるジッタキャンセル回路を提供する
ことを目的とする。
改善することのできるジッタキャンセル回路を提供する
ことを目的とする。
（課題を解決するための手段及び作用）本発明は上記目
的を達成するため、ＰＬＬ回路の追従特性における位相
遅れを補償するため、ＰＬＬ回路出力に応じてビデオ信
号の時間軸を制御する手段へビデオ信号を入力する経路
に遅延手段を設けたものである。
的を達成するため、ＰＬＬ回路の追従特性における位相
遅れを補償するため、ＰＬＬ回路出力に応じてビデオ信
号の時間軸を制御する手段へビデオ信号を入力する経路
に遅延手段を設けたものである。
すなわち本発明によればＶＴＲの再生ビデオ信号中の水
平同期信号又はカラーバースト信号に応答するＰＬＬ回
路と、前記ＰＬＬ回路の出力に応じて前記再生ビデオ信
号又はその成分の時間軸を制御する時間軸制御手段を有
するジッタキャンセル回路において、前記時間軸制御手
段へ入力される前記再生ビデオ信号又はその成分を所定
時間遅延する遅延手段を設けたことを特徴とするジッタ
キャンセル回路が提供される。
平同期信号又はカラーバースト信号に応答するＰＬＬ回
路と、前記ＰＬＬ回路の出力に応じて前記再生ビデオ信
号又はその成分の時間軸を制御する時間軸制御手段を有
するジッタキャンセル回路において、前記時間軸制御手
段へ入力される前記再生ビデオ信号又はその成分を所定
時間遅延する遅延手段を設けたことを特徴とするジッタ
キャンセル回路が提供される。
（実施例〕
以下図面と共に本発明の実施例について説明する。第１
図は本発明のジッタキャンセル回路の第１実施例を示す
ブロック図である。この第１実施例は第５図同様デジタ
ルタイムベースコレクタであり、遅延回路２２、Ａ／Ｄ
変換器１０、メモリ１２、Ｄ／Ａ変換器１４、メモリコ
ントロール回路１６、水平同期分離回路１８、ＰＬＬ回
路２０を有している。ここでメモリ１２とメモリコント
ロール回路１６は時間軸制御手段を構成している。
図は本発明のジッタキャンセル回路の第１実施例を示す
ブロック図である。この第１実施例は第５図同様デジタ
ルタイムベースコレクタであり、遅延回路２２、Ａ／Ｄ
変換器１０、メモリ１２、Ｄ／Ａ変換器１４、メモリコ
ントロール回路１６、水平同期分離回路１８、ＰＬＬ回
路２０を有している。ここでメモリ１２とメモリコント
ロール回路１６は時間軸制御手段を構成している。
すなわち、第５図の従来の回路では入力ビデオ信号が直
接Ａ／Ｄ変換器１０に与えられているのに対し、本実施
例では遅延回路２２を介してＡ／Ｄ変換器１０に与えら
れている。従ってＰＬＬ回路２０によってジッタ成分を
含む入力ビデオ信号に位相ロックした４ｆｓｃの信号が
作られ、この信号がメモリ１２への書き込みのタイミン
グとなるライトクロックとして用いられる点は第５図と
同様である。
接Ａ／Ｄ変換器１０に与えられているのに対し、本実施
例では遅延回路２２を介してＡ／Ｄ変換器１０に与えら
れている。従ってＰＬＬ回路２０によってジッタ成分を
含む入力ビデオ信号に位相ロックした４ｆｓｃの信号が
作られ、この信号がメモリ１２への書き込みのタイミン
グとなるライトクロックとして用いられる点は第５図と
同様である。
第１図の回路におけるジッタキレンセルにおける改善の
過程を第２図ａ−Ｃに従って説明する。
過程を第２図ａ−Ｃに従って説明する。
第２図ａ−Ｃは利得及び位相の周波数特性を示しており
、第２図ａは遅延回路２２にて遅延されたビデオ信号の
ジッタ成分に関する伝達特性を、ｂはＰＬＬ回路２０の
追従度特性を、Ｃはジッタの改善特性を示している。遅
延回路２２にて入力ビデオ信号が遅延されてＡ／Ｄ変換
器１０へ入力されるので第２図ａに示す位相遅れを生じ
ている。
、第２図ａは遅延回路２２にて遅延されたビデオ信号の
ジッタ成分に関する伝達特性を、ｂはＰＬＬ回路２０の
追従度特性を、Ｃはジッタの改善特性を示している。遅
延回路２２にて入力ビデオ信号が遅延されてＡ／Ｄ変換
器１０へ入力されるので第２図ａに示す位相遅れを生じ
ている。
第２図すに示すＰＬＬ回路２０における追従特性上の位
相遅れを相殺すべく遅延回路２２の遅延量を設定するこ
とにより、第２図Ｃの改善特性が得られるのである。
相遅れを相殺すべく遅延回路２２の遅延量を設定するこ
とにより、第２図Ｃの改善特性が得られるのである。
第３図は本発明の第２実施例を示すブロック図である。
この第２実施例では入力ビデオ信号をアナログ信号のま
まＣ０Ｄ２４に与えて、ＰＬＬ２０の出力信号でＣ０Ｄ
２４を駆動するようにしてＣ０Ｄ２４を可変遅延回路す
なわち時間軸制御手段として用いている。入力ビデオ信
号は遅延回路２２を介してＣ０Ｄ２４に与えられている
のでＰＬＬ２０の位相遅れを補償することができる。
まＣ０Ｄ２４に与えて、ＰＬＬ２０の出力信号でＣ０Ｄ
２４を駆動するようにしてＣ０Ｄ２４を可変遅延回路す
なわち時間軸制御手段として用いている。入力ビデオ信
号は遅延回路２２を介してＣ０Ｄ２４に与えられている
のでＰＬＬ２０の位相遅れを補償することができる。
他の構成は第１実施例と同様である。
第４図は本発明の第３実施例を示すブロック図である。
この第３実施例は再生色信号の自動位相制御（ＡＰＣ）
回路としてのジッタキャンセル回路である。第４図にお
いて２６はＬＰＦ、２８は遅延回路、３０．３８はＡＣ
Ｃ回路、３２，４０゜５８は周波数変換器、３４，４２
．６０はＢＰＦ、３６．４４はコムフィルタ、４６はＡ
ＣＣ検出器、４８はＡＰＣ位相比較器、５０は水晶発振
器、５２はフィルタ、５４はＶＣｏ、５６はＰＳ又はＰ
Ｉ方式の位相切替部であり、このうちＶＣＯ５４を含む
回路４０〜４４．４８〜６０のループがＰＬＬを構成し
ている。図中回路２８〜３６を除く部分は従来と同一で
あり、遅延回路２８とこれに続く回路３０〜３６が本発
明で新たに追加されている。ＰＬＬの一部であるＢＰＦ
６０の出力は２つの周波数変換器３２．３４に与えられ
ており、ＢＰＦ６０の出力がジッタ成分を含んでいるの
で周波数変換器３２．４０の出力からジッタ成分が相殺
されるのである。ここで周波数変換器３２は遅延回路２
８で所定時間遅延した信号に応答しているので、先の２
つの実施例同様ＰＬＬ回路の追従特性における位相遅れ
が補償されるのである。なお本実施例では周波数変換器
３２が時間軸制御手段となっている。
回路としてのジッタキャンセル回路である。第４図にお
いて２６はＬＰＦ、２８は遅延回路、３０．３８はＡＣ
Ｃ回路、３２，４０゜５８は周波数変換器、３４，４２
．６０はＢＰＦ、３６．４４はコムフィルタ、４６はＡ
ＣＣ検出器、４８はＡＰＣ位相比較器、５０は水晶発振
器、５２はフィルタ、５４はＶＣｏ、５６はＰＳ又はＰ
Ｉ方式の位相切替部であり、このうちＶＣＯ５４を含む
回路４０〜４４．４８〜６０のループがＰＬＬを構成し
ている。図中回路２８〜３６を除く部分は従来と同一で
あり、遅延回路２８とこれに続く回路３０〜３６が本発
明で新たに追加されている。ＰＬＬの一部であるＢＰＦ
６０の出力は２つの周波数変換器３２．３４に与えられ
ており、ＢＰＦ６０の出力がジッタ成分を含んでいるの
で周波数変換器３２．４０の出力からジッタ成分が相殺
されるのである。ここで周波数変換器３２は遅延回路２
８で所定時間遅延した信号に応答しているので、先の２
つの実施例同様ＰＬＬ回路の追従特性における位相遅れ
が補償されるのである。なお本実施例では周波数変換器
３２が時間軸制御手段となっている。
（発明の効果）
以上詳細に説明したように、本発明ではＰＬＬ回路を用
いたジッタキャンセル回路においてＰＬＬ回路の追従度
の高域での位相遅れを補償すべくＰＬＬ回路の出力によ
って制御される時間軸制御手段へ入力するビデオ信号を
所定量遅延する遅延手段を設けたので、高域までジッタ
を補正することが可能となる。
いたジッタキャンセル回路においてＰＬＬ回路の追従度
の高域での位相遅れを補償すべくＰＬＬ回路の出力によ
って制御される時間軸制御手段へ入力するビデオ信号を
所定量遅延する遅延手段を設けたので、高域までジッタ
を補正することが可能となる。
第１図は本発明のジッタキャンセル回路の第１実施例を
示すブロック図、第２図はその動作を説明するグラフ、
第３図及び第４図は本発明のジッタキャンセル回路の第
２実施例と第３実施例をそれぞれ示すブロック図、第５
図は従来のジッタキャンセル回路を示すブロック図、第
６図はその動作を説明するグラフである。 １０・・・Ａ／Ｄ変換器、１２・・・メモリ、１４・・
・Ｄ／Ａ変換器、１６・・・メモリコントロール回路、
１８・・・水平同期分離回路、２０・・・ＰＬＬ回路、
２２．２８・・・遅延回路、２４・・・ＣＣ０１２６・
・・ＬＰＦ、３０．３８・・・ＡＣＣ，３２，４０，５
８・・・周波数変換器、３４，４２．６０・・・ＢＰＦ
。 ３６．４４・・・コムフィルタ、４６・・・ＡＣＣ検出
器、４Ｂ・・・位相比較器、５０・・・水晶発振器、５
２・・・フィルタ、５４・・・ＶＣｏ、５６・・・位相
切替部。 第１図 発明者 森 信 幸 特許出願人 日本ビクター株式会社
示すブロック図、第２図はその動作を説明するグラフ、
第３図及び第４図は本発明のジッタキャンセル回路の第
２実施例と第３実施例をそれぞれ示すブロック図、第５
図は従来のジッタキャンセル回路を示すブロック図、第
６図はその動作を説明するグラフである。 １０・・・Ａ／Ｄ変換器、１２・・・メモリ、１４・・
・Ｄ／Ａ変換器、１６・・・メモリコントロール回路、
１８・・・水平同期分離回路、２０・・・ＰＬＬ回路、
２２．２８・・・遅延回路、２４・・・ＣＣ０１２６・
・・ＬＰＦ、３０．３８・・・ＡＣＣ，３２，４０，５
８・・・周波数変換器、３４，４２．６０・・・ＢＰＦ
。 ３６．４４・・・コムフィルタ、４６・・・ＡＣＣ検出
器、４Ｂ・・・位相比較器、５０・・・水晶発振器、５
２・・・フィルタ、５４・・・ＶＣｏ、５６・・・位相
切替部。 第１図 発明者 森 信 幸 特許出願人 日本ビクター株式会社
Claims (1)
- ＶＴＲの再生ビデオ信号中の水平同期信号又はカラーバ
ースト信号に応答するＰＬＬ回路と、前記ＰＬＬ回路の
出力に応じて前記再生ビデオ信号又はその成分の時間軸
を制御する時間軸制御手段を有するジッタキャンセル回
路において、前記時間軸制御手段へ入力される前記再生
ビデオ信号又はその成分を所定時間遅延する遅延手段を
設けたことを特徴とするジッタキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219947A JPH0267885A (ja) | 1988-09-02 | 1988-09-02 | ジッタキャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219947A JPH0267885A (ja) | 1988-09-02 | 1988-09-02 | ジッタキャンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267885A true JPH0267885A (ja) | 1990-03-07 |
Family
ID=16743528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219947A Pending JPH0267885A (ja) | 1988-09-02 | 1988-09-02 | ジッタキャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267885A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106279A (ja) * | 1989-09-20 | 1991-05-02 | Sharp Corp | タイムベースコレクタ |
| JPH0370476U (ja) * | 1989-11-14 | 1991-07-15 | ||
| JPH03265289A (ja) * | 1990-03-14 | 1991-11-26 | Sharp Corp | 位相同期回路 |
-
1988
- 1988-09-02 JP JP63219947A patent/JPH0267885A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106279A (ja) * | 1989-09-20 | 1991-05-02 | Sharp Corp | タイムベースコレクタ |
| JPH0370476U (ja) * | 1989-11-14 | 1991-07-15 | ||
| JPH03265289A (ja) * | 1990-03-14 | 1991-11-26 | Sharp Corp | 位相同期回路 |
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