JPH0268399U - - Google Patents
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- Publication number
- JPH0268399U JPH0268399U JP14607888U JP14607888U JPH0268399U JP H0268399 U JPH0268399 U JP H0268399U JP 14607888 U JP14607888 U JP 14607888U JP 14607888 U JP14607888 U JP 14607888U JP H0268399 U JPH0268399 U JP H0268399U
- Authority
- JP
- Japan
- Prior art keywords
- internal circuit
- data
- level
- writing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Description
第１図は本考案の一実施例を示す回路図、第２
図は従来のプログラム可能な読出し専用メモリの
一例を示す回路図である。 １……内部回路、２……ラツチ回路、Ｑ１……
トランジスタ、Ｒ１，Ｒ２……トランジスタ、Ｔ
１，Ｔ２……端子。
図は従来のプログラム可能な読出し専用メモリの
一例を示す回路図である。 １……内部回路、２……ラツチ回路、Ｑ１……
トランジスタ、Ｒ１，Ｒ２……トランジスタ、Ｔ
１，Ｔ２……端子。
Claims (1)
- 内部回路と、この内部回路へのデータ書込み時
のみに使用されてデータの書込み制御を行う信号
を伝達するための第１の端子と、前記内部回路へ
のデータが書込み済みとなり読出し専用状態とな
つたときには所定の第１のレベルに保持される第
２の端子と、前記内部回路へのデータ書込み時に
前記第２の端子に印加される信号が第２のレベル
となつたときから所定の期間所定のレベルのラツ
チ信号を出力するラツチ回路と、前記第１の端子
と前記内部回路との間に接続され前記ラツチ信号
によりこれら第１の端子及び内部回路間を導通状
態とするトランジスタと、このトランジスタと前
記内部回路との接続点と第１及び第２の電源供給
端子の何れか一方との間に接続された抵抗とを有
することを特徴とするプログラム可能な読出し専
用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14607888U JPH0268399U (ja) | 1988-11-08 | 1988-11-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14607888U JPH0268399U (ja) | 1988-11-08 | 1988-11-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268399U true JPH0268399U (ja) | 1990-05-23 |
Family
ID=31415238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14607888U Pending JPH0268399U (ja) | 1988-11-08 | 1988-11-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268399U (ja) |
-
1988
- 1988-11-08 JP JP14607888U patent/JPH0268399U/ja active Pending
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