JPH0268649A - 割り込み制御方法 - Google Patents
割り込み制御方法Info
- Publication number
- JPH0268649A JPH0268649A JP21986388A JP21986388A JPH0268649A JP H0268649 A JPH0268649 A JP H0268649A JP 21986388 A JP21986388 A JP 21986388A JP 21986388 A JP21986388 A JP 21986388A JP H0268649 A JPH0268649 A JP H0268649A
- Authority
- JP
- Japan
- Prior art keywords
- slave processor
- time
- slave
- processor
- control method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチ・プロセッサシステムにおける割り込み
制御方法に関し、特に各スレーブプロセッサが平等にシ
ステムバスを専有できるようにした割り込み制御方法に
関する。
制御方法に関し、特に各スレーブプロセッサが平等にシ
ステムバスを専有できるようにした割り込み制御方法に
関する。
数値制御装置あるいはロボット制御装置等では、多数の
軸を高速に制御するために複数のプロセッサを使用する
マルチ・プロセッサシステムが使用されている。
軸を高速に制御するために複数のプロセッサを使用する
マルチ・プロセッサシステムが使用されている。
特に数値制御装置あるいはロボット制御装置等では、メ
インプロセッサが制御すべき各軸に共通なデータ、例え
ば軸移動パルス等を共有メモリに書き込み、これらを読
み取るために各軸を制御するスレーブプロセッサが同時
に共有メモリにアクセスする。このような場合、各スレ
ーブプロセッサが平等にシステムバスを使用できるよう
に、バス調停回路等が設けられている。
インプロセッサが制御すべき各軸に共通なデータ、例え
ば軸移動パルス等を共有メモリに書き込み、これらを読
み取るために各軸を制御するスレーブプロセッサが同時
に共有メモリにアクセスする。このような場合、各スレ
ーブプロセッサが平等にシステムバスを使用できるよう
に、バス調停回路等が設けられている。
しかし、各スレーブプロセッサが同時に共有メモリにア
クセスしようとすると、結局システムバスの使用権が競
合し、スレーブプロセッサの一部は待ち時間が増加し、
全体としての処理速度が低下する。例えば、スレーブプ
ロセッサの数をｍ、共有メモリを１ワード分読み取る時
間をτａ、ｎワード分のデータを読み取るとすると、最
も条件の悪いスレーブプロセッサがバスの使用権を獲得
できるまでの時間は、 （１／２）ｍ （ｍ＋１） ・ｎ −ｒａで表すこと
ができる。
クセスしようとすると、結局システムバスの使用権が競
合し、スレーブプロセッサの一部は待ち時間が増加し、
全体としての処理速度が低下する。例えば、スレーブプ
ロセッサの数をｍ、共有メモリを１ワード分読み取る時
間をτａ、ｎワード分のデータを読み取るとすると、最
も条件の悪いスレーブプロセッサがバスの使用権を獲得
できるまでの時間は、 （１／２）ｍ （ｍ＋１） ・ｎ −ｒａで表すこと
ができる。
本発明はこのような点に鑑みてなされたものであり、各
スレーブプロセッサが平等にシステムバスを専有できる
ようにした割り込み制御方法を提供することを目的とす
る。
スレーブプロセッサが平等にシステムバスを専有できる
ようにした割り込み制御方法を提供することを目的とす
る。
〔課題を解決するための手段］
本発明では上記課題を解決するために、マルチ・プロセ
ッサシステムにおける割り込み制御方法において、 周期的に割り込み信号を発生し、 前記割り込み信号を各スレーブプロセッサがシステムバ
スを専有する時間分間隔をおいて前記各スレーブプロセ
ッサに割り込み信号が到達するようにしたことを特徴と
する割り込み制御方法が、提供される。
ッサシステムにおける割り込み制御方法において、 周期的に割り込み信号を発生し、 前記割り込み信号を各スレーブプロセッサがシステムバ
スを専有する時間分間隔をおいて前記各スレーブプロセ
ッサに割り込み信号が到達するようにしたことを特徴と
する割り込み制御方法が、提供される。
スレーブプロセッサがシステムバスを専有する時間はあ
る程度法まっており、この時間を予め求めておいて、そ
の時間分間隔をおいて割り込み信号が到達することによ
って、各スレーブプロセッサは平等にバス使用権を獲得
することができる。
る程度法まっており、この時間を予め求めておいて、そ
の時間分間隔をおいて割り込み信号が到達することによ
って、各スレーブプロセッサは平等にバス使用権を獲得
することができる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明の割り込み制御方法を実施するためのマ
ルチ・プロセッサシステムのブロック図を示す。ここで
は、マルチ・プロセッサシステムとして数値制御装置を
例にして説明する。図において、１０はタイマモジュー
ルであり、内部にタイマ１１を有する。１２は割り込み
信号ラインであり、１３はマルチパスで構成されている
システムバスである。
ルチ・プロセッサシステムのブロック図を示す。ここで
は、マルチ・プロセッサシステムとして数値制御装置を
例にして説明する。図において、１０はタイマモジュー
ルであり、内部にタイマ１１を有する。１２は割り込み
信号ラインであり、１３はマルチパスで構成されている
システムバスである。
２０はメインプロセッサ・モジュールであり、内部にメ
インプロセッサ２１、共有ＲＡＭ２２等を有する。これ
以外の内部の要素は省略しである。
インプロセッサ２１、共有ＲＡＭ２２等を有する。これ
以外の内部の要素は省略しである。
３０．４０及び５０はスレーブプロセッサ・モジュール
であり、各モジュールは同じ構成であるので、スレーブ
プロセッサ・モジュール３０についてのみ説明する。３
１はスレーブプロセッサであり、３２は遅延回路であり
、割り込み信号ライン１２に接続されている。その他の
ＲＡＭあるいはＲＯＭ等は省略しである。
であり、各モジュールは同じ構成であるので、スレーブ
プロセッサ・モジュール３０についてのみ説明する。３
１はスレーブプロセッサであり、３２は遅延回路であり
、割り込み信号ライン１２に接続されている。その他の
ＲＡＭあるいはＲＯＭ等は省略しである。
次に割り込み制御方法について説明する。タイマ１１は
一定時間毎に割り込み信号ＴＩを出力し、これは割り込
み信号ライン１２を通して、メインプロセッサ・モジュ
ール２０、スレーブプロセッサ・モジュール３０．４０
及び５０に送られる。
一定時間毎に割り込み信号ＴＩを出力し、これは割り込
み信号ライン１２を通して、メインプロセッサ・モジュ
ール２０、スレーブプロセッサ・モジュール３０．４０
及び５０に送られる。
メインプロセッサ２１はこの割り込み信号ＴＩによって
、数値制御装置の各軸の移動指令等のデータを共有ＲＡ
Ｍ２２に書き込む。各スレーブプロセッサ３１．４１及
び５１はこの共有ＲＡＭのデータを読み込むが、それは
以下のようにして行われる。
、数値制御装置の各軸の移動指令等のデータを共有ＲＡ
Ｍ２２に書き込む。各スレーブプロセッサ３１．４１及
び５１はこの共有ＲＡＭのデータを読み込むが、それは
以下のようにして行われる。
まず、スレーブプロセッサ・モジュール３０の遅延回路
３２の遅延時間はほぼＯとする。従って、メインプロセ
ッサ２１がデータを共有ＲＡＭ２２に書き込むと、直ち
にそのデータを読み込む。次に遅延回路４２の遅延時間
は ｎ ° τ ａ ＋α とする。ここで、τａは各スレーブプロセッサが共有Ｒ
ＡＭ２２のデータ１ワードを読み込む時間、ｎはワード
数、αはマージンであり、ｎ・τａの約３０％程度であ
る。従って、スレーブプロセッサ３１が必要なデータを
読み取った後に、割り込み信号はスレーブプロセッサ４
１に到達する。同様に、スレーブプロセッサ・モジュー
ル５０の遅延回路５２の遅延時間は、 ２ｎ・τａ＋β とする。ここで、βは前述のマージンαとほぼ同じ値で
あり、少し余裕を持たせる。これによって、スレーブプ
ロセッサ４１のデータの読み込みが終了した時に、割り
込み信号が遅延回路５２からスレーブプロセッサ５１に
到達する。
３２の遅延時間はほぼＯとする。従って、メインプロセ
ッサ２１がデータを共有ＲＡＭ２２に書き込むと、直ち
にそのデータを読み込む。次に遅延回路４２の遅延時間
は ｎ ° τ ａ ＋α とする。ここで、τａは各スレーブプロセッサが共有Ｒ
ＡＭ２２のデータ１ワードを読み込む時間、ｎはワード
数、αはマージンであり、ｎ・τａの約３０％程度であ
る。従って、スレーブプロセッサ３１が必要なデータを
読み取った後に、割り込み信号はスレーブプロセッサ４
１に到達する。同様に、スレーブプロセッサ・モジュー
ル５０の遅延回路５２の遅延時間は、 ２ｎ・τａ＋β とする。ここで、βは前述のマージンαとほぼ同じ値で
あり、少し余裕を持たせる。これによって、スレーブプ
ロセッサ４１のデータの読み込みが終了した時に、割り
込み信号が遅延回路５２からスレーブプロセッサ５１に
到達する。
上記説明した各スレーブプロセッサのシステムバスの使
用状態、すなわち共有ＲＡＭを読み込む状態のタイムチ
ャート図を第２図に示す。図において、ＴＩはタイマ１
１からの割り込み信号である。図に表すように、各スレ
ーブプロセッサは競合することなく、必要な時刻に必要
な時間をバスを専有して、共有ＲＡＭ２２のデータを読
み込むことができる。この結果、システムバス調停のた
めの処理、システムバスの使用要求の待機時間等の無駄
時間がなくなり、また各スレーブプロセッサが平等にシ
ステムバスを使用することができる。
用状態、すなわち共有ＲＡＭを読み込む状態のタイムチ
ャート図を第２図に示す。図において、ＴＩはタイマ１
１からの割り込み信号である。図に表すように、各スレ
ーブプロセッサは競合することなく、必要な時刻に必要
な時間をバスを専有して、共有ＲＡＭ２２のデータを読
み込むことができる。この結果、システムバス調停のた
めの処理、システムバスの使用要求の待機時間等の無駄
時間がなくなり、また各スレーブプロセッサが平等にシ
ステムバスを使用することができる。
なお、上記の説明ではメインプロセッサ２１がデータを
共有ＲＡＭ２２にデータを書き込む時間は０で説明した
が、実際にはその時間を考慮する必要がある。具体的に
は遅延回路３２にその時間分の遅延時間を持たせる必要
がある。また、スレーブプロセッサ・モジュールは３個
で説明したが、この数は単なる例であり、任意のスレー
ブプロセッサ・モジュールに適用することができる。
共有ＲＡＭ２２にデータを書き込む時間は０で説明した
が、実際にはその時間を考慮する必要がある。具体的に
は遅延回路３２にその時間分の遅延時間を持たせる必要
がある。また、スレーブプロセッサ・モジュールは３個
で説明したが、この数は単なる例であり、任意のスレー
ブプロセッサ・モジュールに適用することができる。
〔発明の効果］
以上説明したように本発明では、各スレーブプロセッサ
・モジュールに割り込み信号が一定時間ごとに間隔をお
いて到達するようにしたので、各スレーブプロセッサは
システムバス上の競合を起こすことなく、平等にシステ
ムバスを使用することができ、システムバスの調停等の
処理が不要となり、システムバスの待ち時間も少なくな
る。
・モジュールに割り込み信号が一定時間ごとに間隔をお
いて到達するようにしたので、各スレーブプロセッサは
システムバス上の競合を起こすことなく、平等にシステ
ムバスを使用することができ、システムバスの調停等の
処理が不要となり、システムバスの待ち時間も少なくな
る。
第１図は本発明の割り込み制御方法を実施するためのマ
ルチ・プロセッサシステムのブロック図、第２図は各ス
レーブプロセッサのシステムバスの使用状態を示すタイ
ムチャートである。 ０−・−・−−−−−一−−−−スレーブプロセッサ・
モジュールト・−−−一−−−−−−−−−スレーブプ
ロセッサ２・−−−−−−−−・・・−遅延回路０−・
−・−・・−スレーブプロセッサ・モジュール１−−−
−−−−・−−−−一−−・スレーブプロセッサ２−一
−−−・−・−−−−一遅延回路特許出願人 ファナッ
ク株式会社 代理人 弁理士 服部毅巖 １−−−−−−−・・・−−−−一タイマ２−−−−−
−−−・・・・−・・割り込み信号ライン３・−・−一
−−−・−・−システムバス０−・・−−−−−−−−
・・−メインプロセッサ・モジュール１−−−−−−−
−−−−−−−−メインプロセッサ２・−−共有メモリ
ルチ・プロセッサシステムのブロック図、第２図は各ス
レーブプロセッサのシステムバスの使用状態を示すタイ
ムチャートである。 ０−・−・−−−−−一−−−−スレーブプロセッサ・
モジュールト・−−−一−−−−−−−−−スレーブプ
ロセッサ２・−−−−−−−−・・・−遅延回路０−・
−・−・・−スレーブプロセッサ・モジュール１−−−
−−−−・−−−−一−−・スレーブプロセッサ２−一
−−−・−・−−−−一遅延回路特許出願人 ファナッ
ク株式会社 代理人 弁理士 服部毅巖 １−−−−−−−・・・−−−−一タイマ２−−−−−
−−−・・・・−・・割り込み信号ライン３・−・−一
−−−・−・−システムバス０−・・−−−−−−−−
・・−メインプロセッサ・モジュール１−−−−−−−
−−−−−−−−メインプロセッサ２・−−共有メモリ
Claims (4)
- （１）マルチ・プロセッサシステムにおける割り込み制
御方法において、 周期的に割り込み信号を発生し、 前記割り込み信号を各スレーブプロセッサがシステムバ
スを専有する時間分間隔をおいて、前記各スレーブプロ
セッサに割り込み信号が到達するようにしたことを特徴
とする割り込み制御方法。 - （２）前記マルチ・プロセッサシステムは数値制御装置
あるいはロボット制御装置であることを特徴とする特許
請求の範囲第１項記載の割り込み制御方法。 - （３）前記割り込み信号は各スレーブプロセッサユニッ
ト内の遅延回路によってずらすようにしたことを特徴と
する特許請求の範囲第１項記載の割り込み制御方法。 - （４）前記遅延回路の時間は前記各スレーブプロセッサ
がシステムバスを専有する時間に一定許容値を加えた時
間としたことを特徴とする特許請求の範囲第１項記載の
割り込み制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21986388A JPH0268649A (ja) | 1988-09-02 | 1988-09-02 | 割り込み制御方法 |
| PCT/JP1989/000854 WO1990003003A1 (fr) | 1988-09-02 | 1989-08-22 | Procede de commande par interruptions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21986388A JPH0268649A (ja) | 1988-09-02 | 1988-09-02 | 割り込み制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268649A true JPH0268649A (ja) | 1990-03-08 |
Family
ID=16742236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21986388A Pending JPH0268649A (ja) | 1988-09-02 | 1988-09-02 | 割り込み制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0268649A (ja) |
| WO (1) | WO1990003003A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7451454B2 (en) * | 2004-03-31 | 2008-11-11 | Intel Corporation | Event handling mechanism |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024979B2 (ja) * | 1981-03-13 | 1985-06-15 | 株式会社日立製作所 | 分散形優先競合の自己制御方法および装置 |
| JPS57182257A (en) * | 1981-04-30 | 1982-11-10 | Fanuc Ltd | Data interchange system of data processing system |
| JPS61241863A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 共通メモリのアクセス方式 |
-
1988
- 1988-09-02 JP JP21986388A patent/JPH0268649A/ja active Pending
-
1989
- 1989-08-22 WO PCT/JP1989/000854 patent/WO1990003003A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| WO1990003003A1 (fr) | 1990-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4724520A (en) | Modular multiport data hub | |
| US4797815A (en) | Interleaved synchronous bus access protocol for a shared memory multi-processor system | |
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| EP0318221B1 (en) | Controlling responding by users of an intercommunications bus | |
| US6282598B1 (en) | PCI bus system wherein target latency information are transmitted along with a retry request | |
| EP0122773A3 (en) | Arbitrator circuit and technique for use in a digital computing system having multiple bus controllers | |
| KR970001902B1 (ko) | 프로그램 가능한 제어기 | |
| KR880000253B1 (ko) | 데이터 처리시스템의 데이터 교환방식 | |
| US5539916A (en) | DMA control for continuing transfer to input/output device in a cycle steal mode | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| KR930004910Y1 (ko) | 다중처리기 시스템에서의 데이터버스 중재기 | |
| WO1990003003A1 (fr) | Procede de commande par interruptions | |
| KR950008393B1 (ko) | 멀티프로세스 시스템 아비터지연회로 | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| JP2730189B2 (ja) | 分散型コントローラ | |
| JPH1139266A (ja) | マルチプロセッサ装置 | |
| KR100225873B1 (ko) | 로봇제어기의 프로세서 사이의 동기통신방법 및 장치 | |
| JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
| JPH05120206A (ja) | Ｄｍａコントローラ | |
| JPH0433141A (ja) | メモリ制御装置 | |
| JPH02284254A (ja) | マルチプロセッサシステムのデータ転送方式 | |
| JPS6097462A (ja) | 時分割メモリ共有型マルチマイクロプロセツサシステム | |
| JPS61120396A (ja) | マイクロ・プロセッサ | |
| JPS61264463A (ja) | バス制御方式 | |
| JPH0319499A (ja) | 分散型コントローラ |