JPH0268963A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0268963A JPH0268963A JP22097888A JP22097888A JPH0268963A JP H0268963 A JPH0268963 A JP H0268963A JP 22097888 A JP22097888 A JP 22097888A JP 22097888 A JP22097888 A JP 22097888A JP H0268963 A JPH0268963 A JP H0268963A
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- gate electrode
- drain
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁ゲート型電界効果トランジスタに関するも
のである。
のである。
従来の技術
超ＬＳ１時代に入り素子寸法ルールはサブミクロンが達
成されるに至った。集積回路に用いられている各単体ト
ランジスタの寸法もフォトリソグラフの解像度能力限界
に近（、可能な限りの微細化、高集積化が押し進められ
ている。
成されるに至った。集積回路に用いられている各単体ト
ランジスタの寸法もフォトリソグラフの解像度能力限界
に近（、可能な限りの微細化、高集積化が押し進められ
ている。
現在一般に用いられている電界効果トランジスタのパタ
ーンレイアウトの例を第２図（ａ）及び（ｂ）の平面図
及び断面図で示す。ゲート電極１は、ソース領域２、ド
レイン領域３及び両領域をとり囲み、絶縁膜からなる分
離領域４に、それぞれ、オーバラップしてソース、ドレ
イン領域の間に存在し、絶縁膜６によってソース、ドレ
イン領域を含む半導体基板７と絶縁されている。
ーンレイアウトの例を第２図（ａ）及び（ｂ）の平面図
及び断面図で示す。ゲート電極１は、ソース領域２、ド
レイン領域３及び両領域をとり囲み、絶縁膜からなる分
離領域４に、それぞれ、オーバラップしてソース、ドレ
イン領域の間に存在し、絶縁膜６によってソース、ドレ
イン領域を含む半導体基板７と絶縁されている。
ゲート電極１の両端は分離領域４上に乗り上げており、
ソース、ドレイン間はゲート電極により完全に分離され
ている。
ソース、ドレイン間はゲート電極により完全に分離され
ている。
同図において、ゲート電極１はソース領域２及びドレイ
ン領域３の外周と直角に交差しており、その交差部５は
ドレイン領域の外周がゲート電極と交わる点を示してい
る。
ン領域３の外周と直角に交差しており、その交差部５は
ドレイン領域の外周がゲート電極と交わる点を示してい
る。
このように−船釣には単体のトランジスタは、ゲート電
極を中心とし、ソース、ドレイン領域が対象的に配置さ
れている。
極を中心とし、ソース、ドレイン領域が対象的に配置さ
れている。
発明が解決しようとする課題
上記トランジスタのパターニングを実際に行なった場合
、次の様な問題が発生しやすい。第３図の平面図に示す
ように、ゲート電極のパターンを形成する際、ゲート電
極がソース、ドレイン領域と分離領域の境界で同図に示
すようなくびれを発生する傾向がある。これは、同図に
示すようにソース、ドレイン領域と分ｗ１領域とが段差
を有するためにフォトリソグラフの工程で発生し、これ
はゲート電極材質の反射率にも依存している。このよう
なくびれが生じた場合、トランジスタの電気的特性に悪
影響が現われ、ゲート寸法が小さい程問題となる。特に
ドレイン領域側において、ドレインの高濃度不純物の拡
散形状がくびれの部分でその交差部５はそのドレイン領
域３の外周端部分で鋭角に交差することになり、ここに
、ドレイン電圧の電界集中が発生し、トランジスタ耐圧
（ドレイン耐圧）を劣化させる。
、次の様な問題が発生しやすい。第３図の平面図に示す
ように、ゲート電極のパターンを形成する際、ゲート電
極がソース、ドレイン領域と分離領域の境界で同図に示
すようなくびれを発生する傾向がある。これは、同図に
示すようにソース、ドレイン領域と分ｗ１領域とが段差
を有するためにフォトリソグラフの工程で発生し、これ
はゲート電極材質の反射率にも依存している。このよう
なくびれが生じた場合、トランジスタの電気的特性に悪
影響が現われ、ゲート寸法が小さい程問題となる。特に
ドレイン領域側において、ドレインの高濃度不純物の拡
散形状がくびれの部分でその交差部５はそのドレイン領
域３の外周端部分で鋭角に交差することになり、ここに
、ドレイン電圧の電界集中が発生し、トランジスタ耐圧
（ドレイン耐圧）を劣化させる。
課題を解決するための手段
本発明の電界効果トランジスタは、ゲート電極が、ドレ
イン領域の外周と交わる点において、ドレイン領域から
みて９０’より大きい角度でゲート電極とドレイン外周
が交差するようにしたものである。
イン領域の外周と交わる点において、ドレイン領域から
みて９０’より大きい角度でゲート電極とドレイン外周
が交差するようにしたものである。
作用
上記の手段によれば、ドレイン領域と分離領域の境界で
のゲート電極パターンのくびれ発生を抑制でき、ドレイ
ン拡散形状の悪化を防止できるため、トランジスタ耐圧
の劣化を防いで安定な特性が得られる。
のゲート電極パターンのくびれ発生を抑制でき、ドレイ
ン拡散形状の悪化を防止できるため、トランジスタ耐圧
の劣化を防いで安定な特性が得られる。
実施例
本発明の一実施例を第１図に基づいて説明する。同図の
ゲート電極１の端部でドレイン領域外周との交差部５に
おいて、ゲート電極１と前記ドレイン領域３の外端境界
線とのなす角を１３５゜程度とする。従来例で述べた方
式とこの実施例による方式とを比較してみる。ただし素
子の形成にあたっての拡散パラメータは上記角度の点を
除いてすべて同一とする。また、ゲート電極に多結晶シ
リコンを用いた場合、第２図に示した従来例と第１図の
実施例方式とで、トランジスタ特性には大差がなく、問
題となるトランジスタ耐圧（ドレイン耐圧〉も同レベル
である。通常ゲート長くソースとドレインを結ぶ方向）
１．２μ糟程度のトランジスタであれば１４〜１５Ｖの
耐圧が得られる。
ゲート電極１の端部でドレイン領域外周との交差部５に
おいて、ゲート電極１と前記ドレイン領域３の外端境界
線とのなす角を１３５゜程度とする。従来例で述べた方
式とこの実施例による方式とを比較してみる。ただし素
子の形成にあたっての拡散パラメータは上記角度の点を
除いてすべて同一とする。また、ゲート電極に多結晶シ
リコンを用いた場合、第２図に示した従来例と第１図の
実施例方式とで、トランジスタ特性には大差がなく、問
題となるトランジスタ耐圧（ドレイン耐圧〉も同レベル
である。通常ゲート長くソースとドレインを結ぶ方向）
１．２μ糟程度のトランジスタであれば１４〜１５Ｖの
耐圧が得られる。
これは多結晶シリコンを用いた場合、従来例でも交差部
５の点でゲート電極の（ひれが発生しにくいためであり
、実際にくびれはほとんど発生していない。
５の点でゲート電極の（ひれが発生しにくいためであり
、実際にくびれはほとんど発生していない。
次に、ゲート電極に高融点金属であるチタン。
タングステン、モリブデンを含んだシリサイドを用いた
場合、多結晶シリコンと比較すると、シリサイドは反射
率が大きく、フォトリソグラフ工程で交差部５の点にく
びれが発生しやすくなる。従来例で多結晶シリコンを用
いた場合と比較すると前記耐圧は１〜２Ｖ低下する。こ
れに対し今回の実施例第１図の方式では、ゲート電極と
ドレイン外周の交差角度が１３５°程度あれば、くびれ
が発生しても、耐圧を劣化させるには至っていない。
場合、多結晶シリコンと比較すると、シリサイドは反射
率が大きく、フォトリソグラフ工程で交差部５の点にく
びれが発生しやすくなる。従来例で多結晶シリコンを用
いた場合と比較すると前記耐圧は１〜２Ｖ低下する。こ
れに対し今回の実施例第１図の方式では、ゲート電極と
ドレイン外周の交差角度が１３５°程度あれば、くびれ
が発生しても、耐圧を劣化させるには至っていない。
発明の効果
本発明によれば、ゲート電極がドレイン領域から分離領
域に乗り上げる部分でのゲート電極パターンの（びれを
防止し、トランジスタ特性、特にトランジスタ耐圧（ド
レイン耐圧）の劣化を防止でき、特４性の安定化が可能
となる。
域に乗り上げる部分でのゲート電極パターンの（びれを
防止し、トランジスタ特性、特にトランジスタ耐圧（ド
レイン耐圧）の劣化を防止でき、特４性の安定化が可能
となる。
第１図は本発明の一実施例における電界効果ト向での断
面構造図、第３図は顕著な従来例素子の平面図である。 １・・・・・・ゲート電極、２・・・・・・ソース領域
、３・・・・・・ドレイン領域、４・・・・・・分離領
域、５・・・・・・ドレイン領域１仔離領域境界がゲー
ト電極と交差する点、６・・・・・・ゲート絶縁膜、７
・・・・・・半導体基板。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 １−〜−グ°−ト電極 ２−−−ンース頃珠 ５−−−’ＦプＡ岐屹介難偶威 すｈ点 第 図
面構造図、第３図は顕著な従来例素子の平面図である。 １・・・・・・ゲート電極、２・・・・・・ソース領域
、３・・・・・・ドレイン領域、４・・・・・・分離領
域、５・・・・・・ドレイン領域１仔離領域境界がゲー
ト電極と交差する点、６・・・・・・ゲート絶縁膜、７
・・・・・・半導体基板。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 １−〜−グ°−ト電極 ２−−−ンース頃珠 ５−−−’ＦプＡ岐屹介難偶威 すｈ点 第 図
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成されたソース領域、ドレイン領域と
、これらソース、ドレイン領域の間に絶縁状態で延在せ
しめたゲート電極とからなり、ゲート電極とドレイン外
周との交差部が９００より大きい角度をなしていること
を特徴とする 電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22097888A JPH0268963A (ja) | 1988-09-02 | 1988-09-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22097888A JPH0268963A (ja) | 1988-09-02 | 1988-09-02 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268963A true JPH0268963A (ja) | 1990-03-08 |
Family
ID=16759551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22097888A Pending JPH0268963A (ja) | 1988-09-02 | 1988-09-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
-
1988
- 1988-09-02 JP JP22097888A patent/JPH0268963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
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