JPH02246369A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02246369A JPH02246369A JP1068320A JP6832089A JPH02246369A JP H02246369 A JPH02246369 A JP H02246369A JP 1068320 A JP1068320 A JP 1068320A JP 6832089 A JP6832089 A JP 6832089A JP H02246369 A JPH02246369 A JP H02246369A
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- transistor
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、
高速化を実現することができ、かつ静電破壊耐圧を向上
させることができる半導体装置を提供することを目的と
し、 電極が基板拡散層とコンタクトされるように入出力部用
トランジスタが構成され、電極がメタルシリサイド層を
介して基板拡散層とコンタクトされるように前記入出力
部用トランジスタ以外のトランジスタが構成される。
させることができる半導体装置を提供することを目的と
し、 電極が基板拡散層とコンタクトされるように入出力部用
トランジスタが構成され、電極がメタルシリサイド層を
介して基板拡散層とコンタクトされるように前記入出力
部用トランジスタ以外のトランジスタが構成される。
本発明は、半導体装置に係り、詳しくは特に、基板拡散
層上にメタルシリサイド層を有する半導体装置の静電破
壊耐圧を向上させることができる半導体装置に関する。
層上にメタルシリサイド層を有する半導体装置の静電破
壊耐圧を向上させることができる半導体装置に関する。
近時、トランジスタのスイッチングスピード向上の要求
に伴い、ソース拡散Ｍ／ドレイン拡散層となる基板拡散
層上に直接Ａ２等の電極を形成するという構造のトラン
ジスタではなく、基板拡散層上に例えばＴｉＳｉ等の高
融点金属からなるメタルシリサイド層を形成してから電
極を形成するという構造のトランジスタが高速化に有利
であるという点で注目されてきている。しかしながら、
このような構造のトランジスタを用いて集積回路を構成
した場合通常、外部パッド周りに形成される入出力部用
トランジスタ及び入出力部用トランジスタより装置内部
に形成される内部トランジスタが共にメタルシリサイド
層を有するように同一構造で形成されてしまうため、静
電破壊耐圧が低下してしまうという問題が生じる。これ
は、装置微細化に伴い、顕著になるという傾向がある。
に伴い、ソース拡散Ｍ／ドレイン拡散層となる基板拡散
層上に直接Ａ２等の電極を形成するという構造のトラン
ジスタではなく、基板拡散層上に例えばＴｉＳｉ等の高
融点金属からなるメタルシリサイド層を形成してから電
極を形成するという構造のトランジスタが高速化に有利
であるという点で注目されてきている。しかしながら、
このような構造のトランジスタを用いて集積回路を構成
した場合通常、外部パッド周りに形成される入出力部用
トランジスタ及び入出力部用トランジスタより装置内部
に形成される内部トランジスタが共にメタルシリサイド
層を有するように同一構造で形成されてしまうため、静
電破壊耐圧が低下してしまうという問題が生じる。これ
は、装置微細化に伴い、顕著になるという傾向がある。
特に、バッファ部となる入出力部用トランジスタは外部
回路と直接接続され静電気の影響を受は易いので静電破
壊耐圧を向上させたいという要求がある。
回路と直接接続され静電気の影響を受は易いので静電破
壊耐圧を向上させたいという要求がある。
このため、高速化を実現することができ、かつ静電破壊
耐圧を向上させることができる半導体装置が要求されて
いる。
耐圧を向上させることができる半導体装置が要求されて
いる。
第３図は従来の半導体装置を説明する図である。
この図において、３１は例えばＳｉからなる基板、３２
は例えばＳｌＯ！からなるフィールド酸化膜、３３はソ
ース拡散層／ドレイン拡散層として機能する基板拡散層
、３４は例えばＴｔＳｉ等からなるメタルシリサイド層
、３５は例えばＳｔｏｗからなるゲート酸化膜、３６は
例えばポリシリコンからなるゲート電極、３７は例えば
Ｓｉｎ、からなるサイドウオール、３８は例えばＰＳＧ
からなる絶縁膜、３９はコンタクトホール、４０は例え
ば／ｌからなりソース電極／ドレイン電極として機能す
る電極である。
は例えばＳｌＯ！からなるフィールド酸化膜、３３はソ
ース拡散層／ドレイン拡散層として機能する基板拡散層
、３４は例えばＴｔＳｉ等からなるメタルシリサイド層
、３５は例えばＳｔｏｗからなるゲート酸化膜、３６は
例えばポリシリコンからなるゲート電極、３７は例えば
Ｓｉｎ、からなるサイドウオール、３８は例えばＰＳＧ
からなる絶縁膜、３９はコンタクトホール、４０は例え
ば／ｌからなりソース電極／ドレイン電極として機能す
る電極である。
第３図に示すトランジスタは、基板拡散層３３と電極４
０間にメタルシリサイド層３４を形成しているため、メ
タルシリサイド層３４を有さないトランジスタに較べて
高速化に有利である。
０間にメタルシリサイド層３４を形成しているため、メ
タルシリサイド層３４を有さないトランジスタに較べて
高速化に有利である。
第３図に示すように、メタルシリサイド層３４を有する
トランジスタを用いて、複数個の該トランジスタを有す
るように集積回路を構成する場合通常、パッド周りの外
周部に形成される入出力部用トランジスタ及び人出力部
用トランジスタより装置内部に形成される内部トランジ
スタが共にメタルシリサイド層３４を有するように第３
図に示すような同一構造のトランジスタで形成される。
トランジスタを用いて、複数個の該トランジスタを有す
るように集積回路を構成する場合通常、パッド周りの外
周部に形成される入出力部用トランジスタ及び人出力部
用トランジスタより装置内部に形成される内部トランジ
スタが共にメタルシリサイド層３４を有するように第３
図に示すような同一構造のトランジスタで形成される。
そして、第３図に示すように、基板３１が露出される部
分が全てシリサイド化されメタルシリサイド層３４が形
成され、この結果、第３図に示すＡ部の如（電極４０が
メタルシリサンド層３４を介して、サイドウオール３７
を通じてゲート電極３６に非常に接近して相対すること
になり、ゲート電極３６のゲート酸化膜３５を介した基
板３１または基板拡散層３３部への静電破壊について配
慮したのみでは全体の静電破壊耐圧の劣化が防げず、静
電破壊耐圧が低下してしまうという問題を生じていた。
分が全てシリサイド化されメタルシリサイド層３４が形
成され、この結果、第３図に示すＡ部の如（電極４０が
メタルシリサンド層３４を介して、サイドウオール３７
を通じてゲート電極３６に非常に接近して相対すること
になり、ゲート電極３６のゲート酸化膜３５を介した基
板３１または基板拡散層３３部への静電破壊について配
慮したのみでは全体の静電破壊耐圧の劣化が防げず、静
電破壊耐圧が低下してしまうという問題を生じていた。
これは、特に外部回路と直接接続され静電気の影響を受
は易いバッファ部となる入出力部用トランジスタで問題
となっている。
は易いバッファ部となる入出力部用トランジスタで問題
となっている。
上記静電破壊耐圧劣化という問題を解決する手段として
は入出力部用トランジスタ及び内部トランジスタのメタ
ルシリサイド層３４を形成せずに通常のトランジスタで
構成すれば静電破壊耐圧劣化という問題は解決できると
考えられるが、これでは更に厳しい高速化の要求には応
えることはできないという問題が生じてしまう。
は入出力部用トランジスタ及び内部トランジスタのメタ
ルシリサイド層３４を形成せずに通常のトランジスタで
構成すれば静電破壊耐圧劣化という問題は解決できると
考えられるが、これでは更に厳しい高速化の要求には応
えることはできないという問題が生じてしまう。
そこで、本発明は、高速化を実現することができ、かつ
静電破壊耐圧を向上させることができる半導体装置を提
供することを目的としている。
静電破壊耐圧を向上させることができる半導体装置を提
供することを目的としている。
本発明による半導体装置は上記目的達成のため、電極が
基板拡散層とコンタクトされるように入出力部用ト・ラ
ンジスタが構成され、電極がメタルシリサイド層を介し
て基板拡散層とコンタクトされるように前記入出力部用
トランジスタ以外のトランジスタが構成されるものであ
る。
基板拡散層とコンタクトされるように入出力部用ト・ラ
ンジスタが構成され、電極がメタルシリサイド層を介し
て基板拡散層とコンタクトされるように前記入出力部用
トランジスタ以外のトランジスタが構成されるものであ
る。
本発明は、電極が基板拡散層とコンタクトされるように
入出力部用トランジスタが構成され、電極がメタルシリ
サイド層を介して基板拡散層とコンタクトされるように
入出力部用トランジスタ以外のトランジスタが構成され
る。
入出力部用トランジスタが構成され、電極がメタルシリ
サイド層を介して基板拡散層とコンタクトされるように
入出力部用トランジスタ以外のトランジスタが構成され
る。
したがって、第・１図に示すように、外部回路と接続さ
れ静電気の影響を受は易い入出力部用トランジスタの電
極１１をゲート電極５から従来のものよりも離すことが
でき（第１図に示すＭ１部）、静電破壊耐圧を向上させ
ることができる。そして、入出力部用トランジスタ以外
の内部トランジスタにメタルシリサイド層８を有するよ
うに構成したので、高速化を実現することができる。
れ静電気の影響を受は易い入出力部用トランジスタの電
極１１をゲート電極５から従来のものよりも離すことが
でき（第１図に示すＭ１部）、静電破壊耐圧を向上させ
ることができる。そして、入出力部用トランジスタ以外
の内部トランジスタにメタルシリサイド層８を有するよ
うに構成したので、高速化を実現することができる。
凧下、本発明を図面に基づいて説明する。
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、第１図は一実施例の構成を示す図
、第２図（ａ）〜（Ｃ）は一実施例の製造方法を説明す
る図である。
を説明する図であり、第１図は一実施例の構成を示す図
、第２図（ａ）〜（Ｃ）は一実施例の製造方法を説明す
る図である。
これらの図において、１は例えばＳｌからなる基板、２
は例えばＳｉｎ、からなるフィールド酸化膜、３ａ、３
ｂは素子領域で素子領域３ａは外部回路と直接接続され
る入出力部用トランジスタが形成される素子領域であり
、素子領域３ｂは入出力部用トランジスタ以外の通常装
置内部に形成される素子領域である。４ａ、４ｂはゲー
ト酸化膜で、素子領域３ａ内のゲート酸化膜４ａの膜厚
は素子領域３ｂ内のゲート酸化膜４ｂの膜厚よりも厚（
なっている、５は例えばポリシリコンからなるゲート電
極、６は例えばＳｉｎ、からなるサイドウオール、７は
ソース拡散層／ドレイン拡散層となる基板拡散層、８は
例えばＴｉＳｉ等の高融点金属からなるメタルシリサイ
ド層、９は例えばＰＳＧからなる眉間絶縁膜、１０はコ
ンタクトホール、１１は例えばＡ２からなる電極である
。
は例えばＳｉｎ、からなるフィールド酸化膜、３ａ、３
ｂは素子領域で素子領域３ａは外部回路と直接接続され
る入出力部用トランジスタが形成される素子領域であり
、素子領域３ｂは入出力部用トランジスタ以外の通常装
置内部に形成される素子領域である。４ａ、４ｂはゲー
ト酸化膜で、素子領域３ａ内のゲート酸化膜４ａの膜厚
は素子領域３ｂ内のゲート酸化膜４ｂの膜厚よりも厚（
なっている、５は例えばポリシリコンからなるゲート電
極、６は例えばＳｉｎ、からなるサイドウオール、７は
ソース拡散層／ドレイン拡散層となる基板拡散層、８は
例えばＴｉＳｉ等の高融点金属からなるメタルシリサイ
ド層、９は例えばＰＳＧからなる眉間絶縁膜、１０はコ
ンタクトホール、１１は例えばＡ２からなる電極である
。
なお、ここでは第１図及び第２図（ａ）〜（Ｃ）に示す
中心線Ｘを用いて、入出力部トランジスタと内部トラン
ジスタの主要部を便宜上重ねており、中心線より左の素
子領域３ａ内に入出力部トランジスタが形成され、中心
線Ｘより右の素子領域３ｂ内に内部トランジスタが形成
される。
中心線Ｘを用いて、入出力部トランジスタと内部トラン
ジスタの主要部を便宜上重ねており、中心線より左の素
子領域３ａ内に入出力部トランジスタが形成され、中心
線Ｘより右の素子領域３ｂ内に内部トランジスタが形成
される。
次に、その製造方法について説明する。
まず、第２図（ａ）に示すように、フィールド酸化法に
より基板１を選択的に酸化して膜厚が例えば５０００〜
６０００人のフィールド酸化膜２を形成する。この時、
素子領域３ａ、素子領域３ｂが形成されている。
より基板１を選択的に酸化して膜厚が例えば５０００〜
６０００人のフィールド酸化膜２を形成する。この時、
素子領域３ａ、素子領域３ｂが形成されている。
次いで、例えば熱酸化法により基板１を酸化して膜厚が
例えば３００人のゲート酸化膜４ａを形成し、例えばＲ
ＩＥ法により素子領域３ｂの膜厚３００人で形成された
ゲート酸化膜４ａを膜厚で例えば１００人分エツチング
して膜厚が例えば２００人のゲート酸化膜４ｂを形成し
た後、ゲート酸化膜４ａ、４ｂ上に膜厚が例えば２００
０〜３０００人のゲート電極５を形成する。
例えば３００人のゲート酸化膜４ａを形成し、例えばＲ
ＩＥ法により素子領域３ｂの膜厚３００人で形成された
ゲート酸化膜４ａを膜厚で例えば１００人分エツチング
して膜厚が例えば２００人のゲート酸化膜４ｂを形成し
た後、ゲート酸化膜４ａ、４ｂ上に膜厚が例えば２００
０〜３０００人のゲート電極５を形成する。
次に、第２図（ｂ）に示すように、例えばＣＶＤ法によ
りゲート電極５を覆うように３１０．を堆積し、例えば
ＲＩＥ法の異方性エツチングにより素子領域３ｂ内の基
板１が露出するまでＳｉｎ。
りゲート電極５を覆うように３１０．を堆積し、例えば
ＲＩＥ法の異方性エツチングにより素子領域３ｂ内の基
板１が露出するまでＳｉｎ。
を選択的にエツチングしてゲート電極５側壁にサイドウ
オール６を形成する。この時、ゲート酸化膜４ａはゲー
ト酸化膜４ｂよりも膜厚が厚くなっているため基板１上
に残っている０次いで、Ａｓ等のイオン注入法により基
板１に不純物を導入して基板拡散層７を形成する。
オール６を形成する。この時、ゲート酸化膜４ａはゲー
ト酸化膜４ｂよりも膜厚が厚くなっているため基板１上
に残っている０次いで、Ａｓ等のイオン注入法により基
板１に不純物を導入して基板拡散層７を形成する。
次に、第２図（Ｃ）に示すように、素子領域３ｂ内の露
出された基板拡散Ｎ７上に膜厚が例えば５００〜１ｏｏ
ｏ人のメタルシリサイド層８を形成する。
出された基板拡散Ｎ７上に膜厚が例えば５００〜１ｏｏ
ｏ人のメタルシリサイド層８を形成する。
この時、メタルシリサイドＮ８はフィールド酸化膜２、
ゲート酸化膜４ａ及びサイドウオール６の酸化膜上には
形成されないため、素子領域３ｂ内の基板拡散Ｎ７上の
みに形成することができる。
ゲート酸化膜４ａ及びサイドウオール６の酸化膜上には
形成されないため、素子領域３ｂ内の基板拡散Ｎ７上の
みに形成することができる。
なお、ゲート電極５上には形成しても形成しなくてもど
ちらでもよい。
ちらでもよい。
次に、例えばＣＶＤ法によりゲート電極５を覆うように
眉間絶縁膜９を形成した後、例えばＲＩＥ法により眉間
絶縁膜９をエツチングしてコンタクトホール幅が例えば
２μｍのコンタクトホール１０を形成する。この時、素
子領域３ａ内のコンタクトホール１０底部には基板拡散
層７が露出され、素子領域３ｂ内のコンタクトホール１
０底部にはメタルシリサイド層８が露出される。そして
、例えばスパッタ法により素子領域３ａ内のコンタクト
ホール１０内の基板拡散層７及び素子領域３ｂ内のコン
タクトホール１０内のメタルシリサイド層８とコンタク
トを採るようにＡＡを堆積して電極１１を形成すること
により第１図に示すような構造の半導体装置が完成する
。
眉間絶縁膜９を形成した後、例えばＲＩＥ法により眉間
絶縁膜９をエツチングしてコンタクトホール幅が例えば
２μｍのコンタクトホール１０を形成する。この時、素
子領域３ａ内のコンタクトホール１０底部には基板拡散
層７が露出され、素子領域３ｂ内のコンタクトホール１
０底部にはメタルシリサイド層８が露出される。そして
、例えばスパッタ法により素子領域３ａ内のコンタクト
ホール１０内の基板拡散層７及び素子領域３ｂ内のコン
タクトホール１０内のメタルシリサイド層８とコンタク
トを採るようにＡＡを堆積して電極１１を形成すること
により第１図に示すような構造の半導体装置が完成する
。
すなわち、上記実施例では、第１図に示すように、入出
力部用トランジスタを電極１１が基板拡散層７と直接コ
ンタクトされるように構成し、入出力部用トランジスタ
以外の内部トランジスタを電極１１がメタルシリサイド
ｌ１８を介して基板拡散層７とコンタクトされるように
構成したので、高速化を実現することができ、かつ静電
破壊耐圧を向上させることができる。
力部用トランジスタを電極１１が基板拡散層７と直接コ
ンタクトされるように構成し、入出力部用トランジスタ
以外の内部トランジスタを電極１１がメタルシリサイド
ｌ１８を介して基板拡散層７とコンタクトされるように
構成したので、高速化を実現することができ、かつ静電
破壊耐圧を向上させることができる。
ここで、静電破壊耐圧を向上させることができるのは、
第１図に示すＭ１部の如く、外部回路と接続され静電気
の影響を受は易い入出力部用トランジスタの電極１１を
ゲート電極５から従来のものよりも離すことができるこ
とによって達成することができる。なお、第１図に示す
Ｍ２、Ｍ３部の如（、基板拡散Ｎ７と基板１間の破壊は
基板拡散層７が同等である限り同等である。また、Ｍ４
、Ｍ５部の如く、ゲート電極５と基板拡散層７間の破壊
はゲート酸化膜４ａがゲート酸化膜４ｂより膜厚を厚く
形成しているため、更に静電破壊耐圧の向上を期待する
ことができる。
第１図に示すＭ１部の如く、外部回路と接続され静電気
の影響を受は易い入出力部用トランジスタの電極１１を
ゲート電極５から従来のものよりも離すことができるこ
とによって達成することができる。なお、第１図に示す
Ｍ２、Ｍ３部の如（、基板拡散Ｎ７と基板１間の破壊は
基板拡散層７が同等である限り同等である。また、Ｍ４
、Ｍ５部の如く、ゲート電極５と基板拡散層７間の破壊
はゲート酸化膜４ａがゲート酸化膜４ｂより膜厚を厚く
形成しているため、更に静電破壊耐圧の向上を期待する
ことができる。
また、高速化を実現することができるのは、入出力部用
トランジスタ以外の内部トランジスタにメタルシリサイ
ドＮ８を有するように構成したことによって達成するこ
とができる。
トランジスタ以外の内部トランジスタにメタルシリサイ
ドＮ８を有するように構成したことによって達成するこ
とができる。
本発明によれば、高速化を実現することができ、かつ静
電破壊耐圧を向上させることができるという効果がある
。
電破壊耐圧を向上させることができるという効果がある
。
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図、 第１図は一実施例の構成を示す図、 第２図は一実施例の製造方法を説明する図、第３図は従
来例の構造を示す断面図である。 １・・・・・・基板、 ２・・・・・・フィールド酸化膜、 ３ａ、３ｂ・・・・・・素子領域、 ４ａ、４ｂ・・・・・・ゲート酸化膜、５・・・・・・
ゲート電極、 ６・・・・・・サイドウオール、 ７・・・・・・基板拡散層、 ８・・・・・・メタルシリサイド層、 ９・・・・・・層間絶縁膜、 １０・・・・・・コンタクトホール、 １１・・・・・・電極。 １１ ： ’！１鴛
を説明する図、 第１図は一実施例の構成を示す図、 第２図は一実施例の製造方法を説明する図、第３図は従
来例の構造を示す断面図である。 １・・・・・・基板、 ２・・・・・・フィールド酸化膜、 ３ａ、３ｂ・・・・・・素子領域、 ４ａ、４ｂ・・・・・・ゲート酸化膜、５・・・・・・
ゲート電極、 ６・・・・・・サイドウオール、 ７・・・・・・基板拡散層、 ８・・・・・・メタルシリサイド層、 ９・・・・・・層間絶縁膜、 １０・・・・・・コンタクトホール、 １１・・・・・・電極。 １１ ： ’！１鴛
Claims (1)
- 電極が基板拡散層とコンタクトされるように入出力部用
トランジスタが構成され、電極がメタルシリサイド層を
介して基板拡散層とコンタクトされるように前記入出力
部用トランジスタ以外のトランジスタが構成されること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068320A JPH02246369A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068320A JPH02246369A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246369A true JPH02246369A (ja) | 1990-10-02 |
Family
ID=13370411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068320A Pending JPH02246369A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246369A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576561A (en) * | 1994-08-18 | 1996-11-19 | United States Department Of Energy | Radiation-tolerant imaging device |
| US5818091A (en) * | 1993-12-17 | 1998-10-06 | Samsung Electronics Co., Ltd. | Semiconductor device with selectively patterned connection pad layer for increasing a contact margin |
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
-
1989
- 1989-03-20 JP JP1068320A patent/JPH02246369A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818091A (en) * | 1993-12-17 | 1998-10-06 | Samsung Electronics Co., Ltd. | Semiconductor device with selectively patterned connection pad layer for increasing a contact margin |
| US5576561A (en) * | 1994-08-18 | 1996-11-19 | United States Department Of Energy | Radiation-tolerant imaging device |
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
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