JPH0268964A - 絶縁ゲート型電界効果トランジスタ - Google Patents

絶縁ゲート型電界効果トランジスタ

Info

Publication number
JPH0268964A
JPH0268964A JP22097988A JP22097988A JPH0268964A JP H0268964 A JPH0268964 A JP H0268964A JP 22097988 A JP22097988 A JP 22097988A JP 22097988 A JP22097988 A JP 22097988A JP H0268964 A JPH0268964 A JP H0268964A
Authority
JP
Japan
Prior art keywords
gate electrode
gate
source
drain
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22097988A
Other languages
English (en)
Inventor
Sadayuki Imanishi
貞之 今西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP22097988A priority Critical patent/JPH0268964A/ja
Publication of JPH0268964A publication Critical patent/JPH0268964A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、絶縁ゲート型電界効果トランジスタに関する
ものである。
従来の技術 近年の半導体集積回路は、集積化の容易なMOS型(M
etal −0xide −Sen+1conduct
or)の電界効果トランジスタを用いたものが先行して
おり、集積度を向上させるため、素子寸法ルールの微細
化や、回路レイアウトの工夫が行なわれている。
その中で今回の発明に関係する回路レイアウトの従来例
を第2図に示す。同図は1つのソース。
ドレイン領域に対し、ゲート電極を2つ有するトランジ
スタ回路で、ゲート電極1とゲート電極2との間には2
種のゲート電極及びソース、ドレイン領域を絶縁するた
めの領域を設ける。これは通常の集積回路で各素子を分
離するために用いる二酸化珪素よりなる厚い絶縁膜であ
る。この厚い絶縁膜上に、ゲート電極1及び2を重ねて
配置することにより、ソース、ドレイン間の分離を行っ
ている。
ゲート長とゲート幅を同図に示すように規定した場合、
ゲート電極1と同2とで、そのゲート幅を大きく変えて
おくと同じドレイン印加電圧に対し、ゲート電極1に電
圧を印加した場合とゲート電極2に電圧を印加した場合
とで、ゲート幅の比に比例したドレイン電極を得ること
ができる。っまり1つのソース、ドレイン領域に対して
、トランジスタに2種類のドレイン電流能力をもたせる
ことができる。
発明が解決しようとする課題 上記一般的な回路レイアウトではゲート電極1と同2と
の間にゲート電極を分離する領域、すなわち、厚い絶縁
III 9の形成領域が必要であり、また、ゲート電極
1と2を上層に形成する金属配線とコンタクトをとるた
めのパッド領域10及び同11が必要で第2図に示すよ
うに、トランジスタと領域の上方と下方に、2カ所のパ
ッド領域所要面積を必要とする。
課題を解決するための手段 本発明の半導体装置はその実施例図面第1図に示すよう
に、ソース、ドレイン領域間の一部分にのみかぶさって
配設された第1のゲート電極と、前記ソース、ドレイン
領域間の全域をおおい、前記第1のゲート電極に対して
絶縁膜8を介してオーバーラツプして配置された第2の
ゲート電極とをそなえたものである。
作用 上記の構造によれば、2つのゲート電極間の分離領域が
不用で、なおかつ上層配線とのコンタクトのための各領
域も、同じ側に形成することができるため、より高集積
化が可能で、レイアウト上の自由度が増す。
実施例 本発明を第1図(a)(b)の実施例装置の平面図、断
面図に基づいて説明する。同図において、半導体基板(
例えばシリコン基板)上にソース領域3、ドレイン領域
4及びその周囲に素子分離のための絶縁膜領域5を配置
している。同図(b)に示すように、上記半導体基板上
にゲート絶縁膜(二酸化珪素膜)6を250A成長させ
た上に、ゲート電極1を多結晶シリコンにより3000
Aの厚さで形成する。ゲート電極1はソース、ドレイン
領域間を完全に分離せず、その一部分のみにかぶさった
状態である。同様にゲート絶縁膜250A上にゲート電
極2を多結晶シリコにより3000人の厚さで形成し、
ゲート電極1とゲート電極2とでソース、ドレイン領域
間を分離させ、かつゲート電極1上に二酸化珪素膜8を
2000A介してゲート電極2を重ね合わせて配置する
。ゲート電極1のゲート長を2μm1ゲ一ト幅を2μm
、としゲート電極2のゲート長を1.2μmゲート長を
20μ頂とする。またゲート電極1とゲート電圧2との
各コンタクト用の領域10.11を同じ側に配置する。
今、このように形成したトランジスタをエンハンスメン
ト型とすると、ドレイン電極を印加した状態で、ゲート
電極1に電圧を印加し、ゲート電極2には電圧を印加し
ない場合、ゲート電極1の下部のチャンネル部にのみ電
流が流れ、逆の場合はゲート電極2の下部チャンネル部
にのみ電流が流れる。ゲート電極1をトランジスタIと
しゲート電極2をトランジスタ■とすれば、トランジス
タエ、と同■とでドレイン電流量が10倍以上の差をも
った2種類の電流値が得られる。トランジスタエと■と
のドレイン電流値の比はそれぞれのゲート電極のゲート
幅の比を変えることで設定できるが、その他にゲート長
を変えること、あるいは各ゲート電極下部の半導体基板
表面にボロン等の不純物をイオン注入することで、おの
おののトランジスタ特性を変化させることができる。
発明の効果 本発明は以上説明した様に、1つのソース、ドレインに
2つのゲート電極をゲート幅方向に重ね合わせる構造を
もたせるものであるため、素子の占有面積が小さ(、高
集積化が容易で、素子レイアウト上の自由度が増大する
【図面の簡単な説明】
第1図(a)(b)は本発明の一実施例を示す電界効果
型トランジスタの平面図、断面図、第2図は従来例の平
面図である。 l・・・・・・ゲート電極、2・・・・・・ゲート電極
、3・・・・・・ソース領域、4・・・・・・ドレイン
領域、5・・・・・・分離領域(厚い絶縁膜)、6・・
・・・・ゲート電極1のゲート絶縁膜、7・・・・・・
ゲート電極2のゲート絶縁膜、8.9・・・・・・絶縁
膜、10.11・・・・・・コンタクト領堆 第 図 1−一一ゲート電浸 2−−−ゲート電極 8−m−距鍛1罠 10.11−一一ケ°′−)tでで上層fζ8覧□のコ
コタクト4Xjダ(。 第 図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に形成されたソース領域及びドレイン領域
    と、これらソース、ドレイン領域の間にあって、絶縁状
    態で延在する複数のゲート電極からなり、第1のゲート
    電極は前記ソース、ドレイン領域間の一部分にのみかぶ
    さって配設され、第2のゲート電極が前記第1のゲート
    電極上に絶縁膜を介して重なりをもち、かつ前記ソース
    、ドレイン領域間の全域をおおって配設されたことを特
    徴とする絶縁ゲート型電界効果トランジスタ。
JP22097988A 1988-09-02 1988-09-02 絶縁ゲート型電界効果トランジスタ Pending JPH0268964A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22097988A JPH0268964A (ja) 1988-09-02 1988-09-02 絶縁ゲート型電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22097988A JPH0268964A (ja) 1988-09-02 1988-09-02 絶縁ゲート型電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JPH0268964A true JPH0268964A (ja) 1990-03-08

Family

ID=16759566

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22097988A Pending JPH0268964A (ja) 1988-09-02 1988-09-02 絶縁ゲート型電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JPH0268964A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9561188B2 (en) 2006-04-03 2017-02-07 Intellipharmaceutics Corporation Controlled release delivery device comprising an organosol coat

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9561188B2 (en) 2006-04-03 2017-02-07 Intellipharmaceutics Corporation Controlled release delivery device comprising an organosol coat

Similar Documents

Publication Publication Date Title
KR920001751A (ko) Mos 형 반도체 장치
WO2022201903A1 (ja) 半導体装置
US20040075174A1 (en) Semiconductor device and method of manufacturing the same utilizing permittivity of an insulating layer to provide a desired cross conductive layer capacitance property
JP2001127174A5 (ja)
JPS5884461A (ja) 絶縁ゲ−ト型半導体装置
US4961101A (en) Semiconductor MOSFET device with offset regions
JPH0268964A (ja) 絶縁ゲート型電界効果トランジスタ
JP2997179B2 (ja) パワーmosトランジスタ
JP3013628B2 (ja) 半導体装置
KR100225944B1 (ko) 가변 드레인 전류형 트랜지스터를 갖는 반도체 장치
JPS6119174A (ja) 半導体装置
JP2598446B2 (ja) Mis−fet
JPH0122736B2 (ja)
EP0035793B2 (en) Semiconductor integrated circuit device
JPH05110075A (ja) 絶縁ゲート型電界効果トランジスタ
JP2993041B2 (ja) 相補型mos半導体装置
JPH0345898B2 (ja)
JPH03291959A (ja) 半導体装置
JPH05198802A (ja) 半導体装置
JPH04260373A (ja) 半導体集積回路
JPH03236281A (ja) 電力用半導体装置
JPH0727911B2 (ja) ラテラル素子の配線構造
JPH0550140B2 (ja)
JPH07122743A (ja) 半導体集積回路装置およびその製造方法
JPH09199606A (ja) マスタスライス方式の半導体装置