JPH0345898B2 - - Google Patents
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- JPH0345898B2 JPH0345898B2 JP59125763A JP12576384A JPH0345898B2 JP H0345898 B2 JPH0345898 B2 JP H0345898B2 JP 59125763 A JP59125763 A JP 59125763A JP 12576384 A JP12576384 A JP 12576384A JP H0345898 B2 JPH0345898 B2 JP H0345898B2
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- semiconductor substrate
- semiconductor
- polysilicon layer
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/90—Bond pads, in general
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置のボンデイン
グパツドの構造に関する。
グパツドの構造に関する。
従来、Ｃ−MOSIOなどの半導体集積回路装置
では、第３図および第４図に示すように、半導体
基板２の表面層に半導体基板２とは反対導電形の
半導体領域４が形成されており、この半導体領域
４を覆つて酸化膜（たとえばSiO2膜）６が形成
され、その表面にアルミニウムなどの配線導体８
が設置されている。
では、第３図および第４図に示すように、半導体
基板２の表面層に半導体基板２とは反対導電形の
半導体領域４が形成されており、この半導体領域
４を覆つて酸化膜（たとえばSiO2膜）６が形成
され、その表面にアルミニウムなどの配線導体８
が設置されている。
この配線導体８は絶縁層１０で覆われており、
この配線導体８と一体的にボンデイング用パツド
部１２が形成されている。１４は絶縁層１０に形
成された開口である。
この配線導体８と一体的にボンデイング用パツド
部１２が形成されている。１４は絶縁層１０に形
成された開口である。
ボンデイング用パツド部１２には、図示してい
ないピンを電気的に接続するための金線などの導
電性ワイヤ１６が溶着されている。
ないピンを電気的に接続するための金線などの導
電性ワイヤ１６が溶着されている。
このようなボンデイングパツド構造では、次の
ような問題点がある。
ような問題点がある。
配線導体８と半導体領域４との間の静電容
量、あるいは配線導体８と半導体基板２との間
に存在する寄生容量が、半導体集積回路の入出
力に著しく影響を与える。
量、あるいは配線導体８と半導体基板２との間
に存在する寄生容量が、半導体集積回路の入出
力に著しく影響を与える。
酸化膜６の表面に水分などの不純物が存在し
ている場合、酸化膜６と配線導体８との接合強
度が低下するおそれがある。
ている場合、酸化膜６と配線導体８との接合強
度が低下するおそれがある。
酸化膜６は非常に硬く、ワイヤボンデイング
時の衝撃によつて破損し、半導体基板２との絶
縁性が低下するおそれがある。
時の衝撃によつて破損し、半導体基板２との絶
縁性が低下するおそれがある。
そこで、この発明は、配線導体と半導体基板と
の間における寄生容量の影響を軽減するととも
に、ワイヤボンデイング時の衝撃による酸化膜の
破損を防止し、かつ配線導体の密着強度を高めた
半導体集積回路装置の提供を目的とする。
の間における寄生容量の影響を軽減するととも
に、ワイヤボンデイング時の衝撃による酸化膜の
破損を防止し、かつ配線導体の密着強度を高めた
半導体集積回路装置の提供を目的とする。
即ち、この発明の半導体集積回路装置は、半導
体基板２０の表面層にＮチヤンネルトランジスタ
２８及びＰチヤンネルトランジスタ３０を形成し
た半導体集積回路装置において、前記Ｎチヤンネ
ルトランジスタ及びＰチヤンネルトランジスタに
隣接し、これらトランジスタの形成域より僅かに
窪ませた前記半導体基板の表面層に設置され、前
記半導体基板と反対導電形を成す半導体領域２４
と、この半導体領域を覆つて設置されて前記半導
体基板の表面を被覆する酸化膜２６と、この酸化
膜の表面に選択的に形成されたポリシリコン層４
４と、前記Ｎチヤンネルトランジスタ及びＰチヤ
ンネルトランジスタの各ゲートに接続されている
とともに、前記ポリシリコン層の上面に設置され
た配線導体から成るボンデイング用接続部５６
と、このボンデイング用接続部に接続された導電
性ワイヤ６６と、前記ボンデイング用接続部を覆
う絶縁層６０とを備え、前記半導体領域と前記ポ
リシリコン層との間に前記酸化膜を挟んで形成さ
れた静電容量と、前記半導体基板と前記半導体領
域との接合で形成された接合容量と前記ポリシリ
コン層による高抵抗とからなるインピーダンス回
路を前記ボンデイング用接続部と前記半導体領域
との間に介在させてなるものである。
体基板２０の表面層にＮチヤンネルトランジスタ
２８及びＰチヤンネルトランジスタ３０を形成し
た半導体集積回路装置において、前記Ｎチヤンネ
ルトランジスタ及びＰチヤンネルトランジスタに
隣接し、これらトランジスタの形成域より僅かに
窪ませた前記半導体基板の表面層に設置され、前
記半導体基板と反対導電形を成す半導体領域２４
と、この半導体領域を覆つて設置されて前記半導
体基板の表面を被覆する酸化膜２６と、この酸化
膜の表面に選択的に形成されたポリシリコン層４
４と、前記Ｎチヤンネルトランジスタ及びＰチヤ
ンネルトランジスタの各ゲートに接続されている
とともに、前記ポリシリコン層の上面に設置され
た配線導体から成るボンデイング用接続部５６
と、このボンデイング用接続部に接続された導電
性ワイヤ６６と、前記ボンデイング用接続部を覆
う絶縁層６０とを備え、前記半導体領域と前記ポ
リシリコン層との間に前記酸化膜を挟んで形成さ
れた静電容量と、前記半導体基板と前記半導体領
域との接合で形成された接合容量と前記ポリシリ
コン層による高抵抗とからなるインピーダンス回
路を前記ボンデイング用接続部と前記半導体領域
との間に介在させてなるものである。
この発明の半導体集積回路装置では、酸化膜の
表面に多結晶絶縁層としてのポリシリコン層を介
在させて配線導体を設置したので、そのポリシリ
コン層による高抵抗がボンデイング用接続部と半
導体基板との間に設置されて高インピーダンス化
が図られることにより、ボンデイング用接続部と
半導体基板との間に存在する寄生容量の影響が低
減するとともに、高周波特性が改善される。ま
た、ポリシリコン層は、弾力性を備えているため
緩衝体として作用するので、ワイヤボンデイング
時の衝撃から酸化膜を保護し、また、酸化膜や配
線導体との高い密着性などにより、酸化膜と配線
導体との間に結合強度を向上させる。
表面に多結晶絶縁層としてのポリシリコン層を介
在させて配線導体を設置したので、そのポリシリ
コン層による高抵抗がボンデイング用接続部と半
導体基板との間に設置されて高インピーダンス化
が図られることにより、ボンデイング用接続部と
半導体基板との間に存在する寄生容量の影響が低
減するとともに、高周波特性が改善される。ま
た、ポリシリコン層は、弾力性を備えているため
緩衝体として作用するので、ワイヤボンデイング
時の衝撃から酸化膜を保護し、また、酸化膜や配
線導体との高い密着性などにより、酸化膜と配線
導体との間に結合強度を向上させる。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第１図はこの発明の半導体集積回路装置の実施
例を示し、この実施例はＮチヤンネルおよびＰチ
ヤンネルトランジスタを形成した半導体集積回路
について示したものである。
例を示し、この実施例はＮチヤンネルおよびＰチ
ヤンネルトランジスタを形成した半導体集積回路
について示したものである。
Ｎ形半導体またはＰ形半導体で形成された半導
体基板２０の表面層には、半導体基板２０とは反
対導電形の半導体領域２２，２４が形成されてい
る。半導体領域２４は、半導体基板２０の表面層
に隣接して形成されたＮチヤンネルトランジスタ
２８およびＰチヤンネルトランジスタ３０の形成
域より僅かに窪ませた半導体基板２０の表面層に
設置されている。そして、半導体基板２０の表面
には、選択的に表面を覆う酸化膜２６が形成さ
れ、この酸化膜２６によつて半導体領域２４が覆
われている。
体基板２０の表面層には、半導体基板２０とは反
対導電形の半導体領域２２，２４が形成されてい
る。半導体領域２４は、半導体基板２０の表面層
に隣接して形成されたＮチヤンネルトランジスタ
２８およびＰチヤンネルトランジスタ３０の形成
域より僅かに窪ませた半導体基板２０の表面層に
設置されている。そして、半導体基板２０の表面
には、選択的に表面を覆う酸化膜２６が形成さ
れ、この酸化膜２６によつて半導体領域２４が覆
われている。
そして、Ｎチヤンネルトランジスタ２８および
Ｐチヤンネルトランジスタ３０が形成されている
半導体基板２０の表面層を覆う酸化膜２６には、
選択的に開口６２が形成され、その開口６２より
半導体基板２０とは反対導電形の半導体領域３
２，３４を形成するとともに、半導体領域２２に
は半導体基板２０と同一導電形の半導体領域３
６，３８がＰ形不純物またはＮ形不純物の拡散に
よつて形成されている。
Ｐチヤンネルトランジスタ３０が形成されている
半導体基板２０の表面層を覆う酸化膜２６には、
選択的に開口６２が形成され、その開口６２より
半導体基板２０とは反対導電形の半導体領域３
２，３４を形成するとともに、半導体領域２２に
は半導体基板２０と同一導電形の半導体領域３
６，３８がＰ形不純物またはＮ形不純物の拡散に
よつて形成されている。
また、各トランジスタ２８，３０のゲート形成
部分および半導体領域２４を覆う酸化膜２６の部
分には、多結晶絶縁層としてのポリシリコン層４
０，４２，４４がそれぞれ設置され、これらは製
造上、同時に形成する。
部分および半導体領域２４を覆う酸化膜２６の部
分には、多結晶絶縁層としてのポリシリコン層４
０，４２，４４がそれぞれ設置され、これらは製
造上、同時に形成する。
ポリシリコン層４０の上面にはトランジスタ２
８のゲート４６、また、ポリシリコン層４２の上
面にはトランジスタ３０のゲート４８がアルミニ
ウムなどで形成されるとともに、半導体領域３２
には配線導体５０、半導体領域３４，３６を接続
する配線導体５２、半導体領域３８には配線導体
５４、ポリシリコン層４４を覆う位置にはボンデ
イング用接続部５６が形成される。接続部５６
は、各トランジスタ２８，３０の共通のゲート用
パツドを形成している。
８のゲート４６、また、ポリシリコン層４２の上
面にはトランジスタ３０のゲート４８がアルミニ
ウムなどで形成されるとともに、半導体領域３２
には配線導体５０、半導体領域３４，３６を接続
する配線導体５２、半導体領域３８には配線導体
５４、ポリシリコン層４４を覆う位置にはボンデ
イング用接続部５６が形成される。接続部５６
は、各トランジスタ２８，３０の共通のゲート用
パツドを形成している。
各ゲート４６，４８は、破線５８で示す配線導
体によつて電気的に接続されているとともに、そ
の上面部は絶縁層６０で被覆されている。
体によつて電気的に接続されているとともに、そ
の上面部は絶縁層６０で被覆されている。
そして、絶縁層６０のポリシリコン層４４を覆
う部分に開口６２が形成され、ワイヤボンデイン
グ用接続部５６の表面が露出している。この接続
部５６には、ピンとの間を電気的に接続するため
の導電性ワイヤ６６が溶接により固着されてい
る。
う部分に開口６２が形成され、ワイヤボンデイン
グ用接続部５６の表面が露出している。この接続
部５６には、ピンとの間を電気的に接続するため
の導電性ワイヤ６６が溶接により固着されてい
る。
このように構成すれば、導電性ワイヤ６６を接
続するボンデイング用接続部５６と酸化膜２６と
の間に設置されたポリシリコン層４４は高抵抗を
呈する。
続するボンデイング用接続部５６と酸化膜２６と
の間に設置されたポリシリコン層４４は高抵抗を
呈する。
ところで、このようなポリシリコン層４４を設
置しない場合には、第２図のＡに示すように、ボ
ンデイング用接続部５６と半導体領域２４との間
に酸化膜２６を挟んで形成される静電容量C1と、
半導体領域２４と半導体基板２０との接合によつ
て形成される接合容量C2とからなる寄生容量Ｃ
が、ボンデイング用接続部５６と半導体基板２０
との間に寄生することになる。この寄生容量Ｃの
容量値は、Ｃ＝C1・C2／（C1＋C2）となり、静
電容量C1、接合容量C2に対してその大小関係は
Ｃ＜C1、Ｃ＜C2となり、極めて小さい値となる。
この寄生容量Ｃのため、高周波特性が悪化するの
である。
置しない場合には、第２図のＡに示すように、ボ
ンデイング用接続部５６と半導体領域２４との間
に酸化膜２６を挟んで形成される静電容量C1と、
半導体領域２４と半導体基板２０との接合によつ
て形成される接合容量C2とからなる寄生容量Ｃ
が、ボンデイング用接続部５６と半導体基板２０
との間に寄生することになる。この寄生容量Ｃの
容量値は、Ｃ＝C1・C2／（C1＋C2）となり、静
電容量C1、接合容量C2に対してその大小関係は
Ｃ＜C1、Ｃ＜C2となり、極めて小さい値となる。
この寄生容量Ｃのため、高周波特性が悪化するの
である。
そこで、ポリシリコン層４４を設置した場合に
は、ポリシリコン層４４による高抵抗をＲとする
と、ボンデイング用接続部５６と半導体基板２０
との間には、第２図のＢに示すように、静電容量
C1と接合容量C2とからなる寄生容量Ｃに高抵抗
Ｒを直列に接続したインピーダンス回路を挿入し
たことになる。このインピーダンス回路が持つイ
ンピーダンス値に対して高抵抗Ｒの占める割合が
大きく、高抵抗Ｒの付加により、寄生容量Ｃの影
響を低減することができる。この結果、シリコン
ゲートMOSトランジスタにおける高周波特性が
大幅に改善されるのである。
は、ポリシリコン層４４による高抵抗をＲとする
と、ボンデイング用接続部５６と半導体基板２０
との間には、第２図のＢに示すように、静電容量
C1と接合容量C2とからなる寄生容量Ｃに高抵抗
Ｒを直列に接続したインピーダンス回路を挿入し
たことになる。このインピーダンス回路が持つイ
ンピーダンス値に対して高抵抗Ｒの占める割合が
大きく、高抵抗Ｒの付加により、寄生容量Ｃの影
響を低減することができる。この結果、シリコン
ゲートMOSトランジスタにおける高周波特性が
大幅に改善されるのである。
ポリシリコン層４４をポリシリコンで形成する
場合、ゲート４６，４８の部分に設置するポリシ
リコン層と同時に設置でき、特別な工程を必要と
しない。
場合、ゲート４６，４８の部分に設置するポリシ
リコン層と同時に設置でき、特別な工程を必要と
しない。
また、ポリシリコン層４４は酸化膜２６を構成
する酸化シリコン（SiO2）膜より弾力性に富み、
導電性ワイヤ６６のボンデイング時、その衝撃か
ら酸化膜２９を保護する緩衝体として機能し、酸
化膜２６のクラツキングなどの破損を防止でき
る。
する酸化シリコン（SiO2）膜より弾力性に富み、
導電性ワイヤ６６のボンデイング時、その衝撃か
ら酸化膜２９を保護する緩衝体として機能し、酸
化膜２６のクラツキングなどの破損を防止でき
る。
しかも、このようなポリシリコン層４４が設置
された場合、接続部５６−ポリシリコン層４４−
酸化膜２６の層構造となり、ポリシリコン層４４
を設置しないで接続部５６−酸化膜２６を接合し
た場合に比較してそれぞれの密着性を高めること
ができるので、接続部５６を強固に設置すること
ができる。特に、接続部５６がアルミニウム、酸
化膜２６が酸化シリコン膜である場合、アルミニ
ウムとポリシリコンとの接合はアロイ構造とな
り、その密着性が高く、ポリシリコンと酸化シリ
コンは同種のものであり、その密着性は高くな
る。
された場合、接続部５６−ポリシリコン層４４−
酸化膜２６の層構造となり、ポリシリコン層４４
を設置しないで接続部５６−酸化膜２６を接合し
た場合に比較してそれぞれの密着性を高めること
ができるので、接続部５６を強固に設置すること
ができる。特に、接続部５６がアルミニウム、酸
化膜２６が酸化シリコン膜である場合、アルミニ
ウムとポリシリコンとの接合はアロイ構造とな
り、その密着性が高く、ポリシリコンと酸化シリ
コンは同種のものであり、その密着性は高くな
る。
以上説明したように、この発明によれば、次の
ような効果が得られる。
ような効果が得られる。
(a) ボンデイング用接続部と半導体基板間にポリ
シリコン層を設置して高抵抗体を挿入したの
で、ボンデイング用接続部と半導体基板間に存
在する寄生容量にポリシリコン層からなる高抵
抗体が直列に接続され、ボンデイング用接続部
と半導体基板間が高抵抗体によつて高インピー
ダンス化されて寄生容量の影響を低減でき、そ
の低減で高周波特性を著しく改善することがで
きる。
シリコン層を設置して高抵抗体を挿入したの
で、ボンデイング用接続部と半導体基板間に存
在する寄生容量にポリシリコン層からなる高抵
抗体が直列に接続され、ボンデイング用接続部
と半導体基板間が高抵抗体によつて高インピー
ダンス化されて寄生容量の影響を低減でき、そ
の低減で高周波特性を著しく改善することがで
きる。
(b) ポリシリコン層は、緩衝体として機能するの
で、ワイヤボンデイングの衝撃による酸化膜の
破損を防止でき、ボンデイング用接続部と半導
体基板間の短絡などの不都合を確実に防止でき
る。
で、ワイヤボンデイングの衝撃による酸化膜の
破損を防止でき、ボンデイング用接続部と半導
体基板間の短絡などの不都合を確実に防止でき
る。
(c) ボンデイング用接続部と酸化膜との間にポリ
シリコン層を介在させたことにより、ボンデイ
ング用接続部と酸化膜との間の結合強度を高め
ることができる。
シリコン層を介在させたことにより、ボンデイ
ング用接続部と酸化膜との間の結合強度を高め
ることができる。
第１図はこの発明の半導体集積回路装置の実施
例を示す断面図、第２図は多結晶絶縁層の機能を
示す説明図、第３図は従来の半導体集積回路装置
におけるボンデイングパツド部を示す平面図、第
４図は第３図の−線に沿う断面図である。 ２０……半導体基板、２４……半導体領域、２
６……酸化膜、２８……Ｎチヤンネルトランジス
タ、３０……Ｐチヤンネルトランジスタ、４４…
…多結晶絶縁層としてのポリシリコン層、５６…
…ボンデイング用接続部、６０……絶縁層、６６
……導電性ワイヤ。
例を示す断面図、第２図は多結晶絶縁層の機能を
示す説明図、第３図は従来の半導体集積回路装置
におけるボンデイングパツド部を示す平面図、第
４図は第３図の−線に沿う断面図である。 ２０……半導体基板、２４……半導体領域、２
６……酸化膜、２８……Ｎチヤンネルトランジス
タ、３０……Ｐチヤンネルトランジスタ、４４…
…多結晶絶縁層としてのポリシリコン層、５６…
…ボンデイング用接続部、６０……絶縁層、６６
……導電性ワイヤ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面層にＮチヤンネルトランジ
スタ及びＰチヤンネルトランジスタを形成した半
導体集積回路装置において、 前記Ｎチヤンネルトランジスタ及びＰチヤンネ
ルトランジスタに隣接し、これらトランジスタの
形成域より僅かに窪ませた前記半導体基板の表面
層に設置され、前記半導体基板と反対導電形を成
す半導体領域と、 この半導体領域を覆つて設置されて前記半導体
基板の表面を被覆する酸化膜と、 この酸化膜の表面に選択的に形成されたポリシ
リコン層と、 前記Ｎチヤンネルトランジスタ及びＰチヤンネ
ルトランジスタの各ゲートに接続されているとと
もに、前記ポリシリコン層の上面に設置された配
線導体から成るボンデイング用接続部と、 このボンデイング用接続部に接続された導電性
ワイヤと、 前記ボンデイング用接続部を覆う絶縁層と、 を備え、前記半導体領域と前記ポリシリコン層と
の間に前記酸化膜を挟んで形成された静電容量
と、前記半導体基板と前記半導体領域との接合で
形成された接合容量と前記ポリシリコン層による
高抵抗とからなるインピーダンス回路を前記ボン
デイング用接続部と前記半導体領域との間に介在
させてなることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125763A JPS614265A (ja) | 1984-06-19 | 1984-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125763A JPS614265A (ja) | 1984-06-19 | 1984-06-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS614265A JPS614265A (ja) | 1986-01-10 |
| JPH0345898B2 true JPH0345898B2 (ja) | 1991-07-12 |
Family
ID=14918216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125763A Granted JPS614265A (ja) | 1984-06-19 | 1984-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614265A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56161923A (en) * | 1980-05-06 | 1981-12-12 | Ushio Electric Inc | Sterilizer for film |
| JP2008168518A (ja) * | 2007-01-12 | 2008-07-24 | Advanced Telecommunication Research Institute International | リマインダ装置 |
| JP7809080B2 (ja) * | 2023-01-27 | 2026-01-30 | 三菱電機株式会社 | ボンディングパッド、集積回路素子、及び集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732504B2 (ja) * | 1973-08-09 | 1982-07-12 | ||
| JPS5239378A (en) * | 1975-09-23 | 1977-03-26 | Seiko Epson Corp | Silicon-gated mos type semiconductor device |
-
1984
- 1984-06-19 JP JP59125763A patent/JPS614265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS614265A (ja) | 1986-01-10 |
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