JPH0269687A - 論理集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はＩＣ化されたメモリのような論理集積回路素
子を試験する論理集積回路試験装置に関する。

「従来の技術」 第３図に従来の論理集積回路試験装置の概要を示す。図
中１０はパターン発生装置を示す。このパターン発生装
置１０はシーケンスメモＩ７１１　、！：、パターンメ
モリ１２と、シーケンスメモリポインタ１３と、パター
ンメモリポインタ１４と、繰り返し回数用カウンタ１５
と、このカウンタ１５の計数値がゼロになったことを検
出するゼロ検出装置１６等によって構成される。

パターンメモリ１２には使用される全てのパターン信号
が書込まれており、このパターン信号をパターンメモリ
ポインタ１４でアクセスし、パターン信号を読出す。シ
ーケンスメモリ１１はパターン発生順序を記憶している
。つまり、パターンメモリ１２には同一パターンは重複
せずに記憶されている。同一パターンを繰り返し出力す
る場合はシーケンスメモリ１１から同一アドレスが繰り
返し出力されて、このアドレスに書込まれたパターンを
繰り返して読出し、このようにして同一アドレスを所望
の回数発生させる。

また、シーケンスメモリによってパターンメモリのある
部分を繰り返し読出し、試験パターン信号として出力す
る。このようにして実際にパターンメモリに書込むパタ
ーン信号は被試験素子に印加するパターン数の数分の−
から数１０分の１にパターンを圧縮しパターンメモリに
格納し℃いる。

パターン発生装置１０から出力された試験パター”ン信
号は波形整形回路２０を通じて被試験素子３０に印加さ
れる。

被試験素子３０の応答出力は論理比較回路４０でパター
ン発生器１０から出力される期待値パターンと比較され
、不一致が検出されると不良解析メモリ５０にその不一
致が発生したアドレスと被試験素子３０の不良発生パタ
ーンを記憶する。

不良解析メモリ５０はメモリ本体５１と、このメモリ本
体５１にアドレス信号を与えるメモリポインタ５２と、
不良検出用オアゲート５３とによって構成され、不良が
発生する毎にメモリポインタ５２が＋１ずつアドレスを
移し、またオアゲート５３がメモリ本体５１に書込指令
信号を与え、メモリ本体５１の先頭アドレスから順に不
良発生データを記憶する。

「発明が解決しようとする課題」 パターン発生装置１０はパターンメモリ１２を繰り返し
、アクセスして試験パターン信号を出力する。つまり、
試験パターンはパターンメモリ１２に圧縮されて記憶さ
れている。従って、パターンメモリ１２の容量はパター
ンデータの種類数に足りればよい。

これに対し、不良解析メモリ５０のメモリ本体５１の容
量は不良発生回数に足りなくてはならないから、被試験
素子の不良発生回数に対応して大きな容量を必要とする
。

この発明の目的は、不良解析メモリ５ｏのメモリ容量を
小さくすることができる論理回路試験装置を提供しよう
とするものである。

「課題を解決するための手段」 この発明では不良解析メモリを具備した論理回路試験装
置において、パターンメモリに与えられるアドレス信号
が前試験サイクルと次試験サイクルで一致しているか否
かを検出するアドレス検出手段と、被試験素子の不良パ
ターンが前試験サイクルと次瞑験サイクルとで一致して
いるか否かを検出する不良パターン検出手段と、これら
アドレス検出手段と不良パターン検出手段とが共に一致
を検出すると不良解析メモリへの書込みを禁止する書込
禁止手段とを設けた構成としたものである。

「作　用」 この発明の構成によれば、パターンメモリが続けて同一
アドレスをアクセスされ、従って、同一の試験パターン
が読出されて被試験素子に与えられ、かつ、そのとき不
良が検出されて不良パターンが前試験サイクルと次試験
サイクルで一致した場合は不良データの書込みは禁止さ
れる。

従って、パターンメモリの同一アドレスから続けて同一
パターンが読出され、このとき被試験素子が同一不良パ
ターンを発生した場合は最先の１回だけ不良解析メモリ
に不良データが書込まれ、それ以後の同一不良データは
書込みを禁止される。

この結果、不良解析メモリに書込まれる不良データの数
を少なくすることができ、メモリ容量の縮少が可能とな
る。

なお、同一試験パターンが続けて与えられて、そのとき
被試験素子が不良を発生した場合、１回目以後の不良デ
ータは特に意味のないデータであり、除去しても不良解
析には支障はない。

つまり、同一試験パターンが続けて与えられている状態
では、被試験素子の内部の状態も変化していないので１
回目で不良が発生した場合は、その不良は続け℃発生さ
れると見ることができるからである。

「実施例」 第１図にこの発明の一実施例を示す。第１図において１
０はパターン発生装置、２ｏは波形整形回路、３０は被
試験素子、４０は論理比較回路、５０は不良解析メモリ
を示す点は第３図で説明した従来の装置と同じである。

この発明ではパターンメモリ１２に与えられるアドレス
信号が前試験サイクルと次試験サイクルで同一か否かを
検出するアドレス検出手段６０と、不良発生パターンが
前試験サイクルと次試験サイクルとで一致しているか否
かを検出する不良パターン検出手段７０と、これらアド
レス検出手段６０と不良パターン検出手段とが共に一致
を検出したとき不良解析メモリ５０への書込みを禁止す
る書込禁止手段８０とを設ける。

アドレス検出手段６０は例えばＤ形フリップフロップ群
６１と、一致検出用の例えばアンドゲート群６２とによ
って構成することができる。つまり、パターンメモリ１
２に与えられるアドレス信号の各ピットデータをＤ形フ
リップフロップ群６１を構成する各り形フリップフロッ
プのデータ入力端子りに入力し、各試験サイクル毎にア
ドレス信号をラッチする。このラッチ出力を一致検出用
アンドケート群６２の各アンドゲートの一方の入力端子
に与える。アンドゲートの他方の入力端子にはパターン
メモリ１２に与えるアドレス信号を直接供給する。

このように構成することによってアンドゲート群６２は
前の試験サイクル時にパターンメモリ１２に与えられた
アドレス信号と、次の試験サイクルにパターンメモリ１
２に与えられたアドレス信号を比較することかでき、一
致を検出すると「１」論理を出力する。

不良パターン検出手段７０もＤ形フリップフロップ群７
１と、アンドゲート群７２とによって構成することがで
きる。Ｄ形フリップフロップ群７１を構成する各り形フ
リップフロップのデータ入力端子に論理比較回路４０か
ら出力される不良パターンデータを入力し、各試験サイ
クル毎に不良パターンデータなラッチする。このラッチ
出力をアンドゲート群７２の各アンドゲートの一方の入
力端子に与える。アンドゲートの他方の入力端子には論
理比較回路４０の論理比較出力を直接入力する。

このように構成することによってアンドゲート群７２は
前試験サイクルの不良発生パターンと次試験サイクルの
不良発生パターンを比較し、一致を検出すると「１」論
理を出力する。

書込禁止手段８０は例えばナントゲート８１とアンドゲ
ート８２とによって構成することができる。ナントゲー
ト８１０入力端子にアドレス検出手段６０の検出出力と
、不良パターン検出手段７０の検出出力を与える。

従って、ナントゲート８１は通常「１」論理を出力して
いるが、アドレス検出手段６０と不良パターン検出手段
７０がそれぞれ共に一致を検出すると「０」論理を出力
しアンドゲート８２を閉に制御する。アンドゲート８２
の他方の入力端子にはオアゲート５３を通じて不良発生
検出信号が与えられる。

よって、ナントゲート８１が「１」論理を出力している
間はオアゲート５３から出力される不良検出信号がアン
ドゲート８２を通じて不良解析メモリ５０のメモリ本体
５１に書込指令信号を与えるが、アドレス検出手段６０
と不良パターン検出手段７０が共に前試験サイクルのパ
ターンメモリ１２へのアドレスと次試験サイクルのアド
レスとの一致及び不良パターンの一致を検出するとアン
ドゲート８２が閉じられ書込みが禁止される。

第２図はこの発明の変形実施例を示す。この例では取込
モード切替回路９０を設けた例を示す。

つまり、書込禁止手段８０を構成するアンドゲート８２
にゲート９１を並設し、入力端子９３に入力するモード
切替信号によってアンドゲート８２と９１を相補的に開
閉制御する。つまり、モード切替信号として「１」論理
を入力するとアンドゲート８２が開に、またゲート９１
が閉に制御される。

この状態ではアンドゲート８２を通じてオアゲト５３か
ら入力される不良検出信号を全て不良解析メモリ本体５
１の書込信号端子に与える。

また、モード切替信号ｒＯＪ論理を入力すると、アンド
ゲート８２が閉に、ゲート９１が開に制御される。この
ときはナントゲート８１の出力が「月論理のとき不良デ
ータを書込み、ナントゲート８１の出力が「０」論理に
なると書込みが禁止される。

つまり、前試験サイクルと次試験サイクルのアトトスと
不良パターンが一致すると書込みを禁止するモードで動
作する。

「発明の効果」 以上説明したように、この発明によればパターンメモリ
１２に与えられるアドレス信号が前試験サイクルと次試
験サイクルとで同一でしかも不良発生パターンが前試験
サイクルと次試験サイクルとで同一であれば不良データ
の書込みを禁止するから、同一の試験パターンを繰り返
し印加し、不良が発生した場合、１回目の不良データだ
けが不良解析メモリ５０に書込まれる。

よって、不良解析メモリ５０に不要なデータを書込まな
いから不良解析メモリ５０の容量が節約され、容量が不
足するようなことが起き難くすることができる。

また、不良解析メモリ５０の容量を小さくすることもで
き、コストダウンも期待できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の変形実施例を示すブロック図、第３図は従
来の技術を説明するためのブロック図である。 １０：パターン発生装置、１２：パターンメモリ、２０
：波形整形回路、３０：被試験素子、４０：論理比較回
路、５０：不良解析メモリ、６０ニアドレス検出手段、
７０．不良パターン検出手段、８０；書込禁止手段。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、被試験素子にパターンメモリから試験パター
   ン信号を読出して与え、被試験素子の応答出力信号と期
   待値パターン信号とを比較し、不一致が検出されたとき
   不良解析メモリに不良発生アドレスと不良発生パターン
   を不良データとして記憶するように構成した論理集積回
   路試験装置において、 Ｂ、上記パターンメモリに与えられる読出アドレスを前
   試験サイクルと次試験サイクルで一致するか否かを検出
   するアドレス検出手段と、Ｃ、不良発生パターンが前試
   験サイクルと次試験サイクルで一致するか否かを検出す
   る不良パターン検出手段と、 Ｄ、上記アドレス検出手段と不良パターン検出手段が一
   致を検出したとき不良解析メモリへの書込みを禁止する
   手段と、 を付加して成る論理集積回路試験装置。