JPH04178580A - 半導体メモリの故障自己診断装置 - Google Patents
半導体メモリの故障自己診断装置Info
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- JPH04178580A JPH04178580A JP2307640A JP30764090A JPH04178580A JP H04178580 A JPH04178580 A JP H04178580A JP 2307640 A JP2307640 A JP 2307640A JP 30764090 A JP30764090 A JP 30764090A JP H04178580 A JPH04178580 A JP H04178580A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000012360 testing method Methods 0.000 claims abstract description 45
- 238000001514 detection method Methods 0.000 claims description 13
- 238000004092 self-diagnosis Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 5
- 238000003745 diagnosis Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/46—Test trigger logic
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、１ｃテストパターンメモリを搭載したラン
ダムロジック１ｃテスタおよび多ビット、大容量メモリ
を搭載した１ｃテスタにおける半導体メモリの故障自己
診断装置についてのものである。
ダムロジック１ｃテスタおよび多ビット、大容量メモリ
を搭載した１ｃテスタにおける半導体メモリの故障自己
診断装置についてのものである。
［従来の技術］
次に、従来技術による半導体メモリ診断装置の構成を第
６図により説明する。第６図の１はＣＰＵ、２はデータ
発生回路、３はアドレス発生回路、４は比較器、５は診
断されるメモリである。
６図により説明する。第６図の１はＣＰＵ、２はデータ
発生回路、３はアドレス発生回路、４は比較器、５は診
断されるメモリである。
第６図では、ＣＰＵＩに診断のシーケンスプログラムを
書き込んでおき、メモリ書き込みモードでメモリ５に書
き込みたいアドレスなＣＰＵＩからアドレス発生回路３
に与える。アドレス発生回路３は、与えられたアドレス
を取り込み、メモリ５のアドレス入力にアドレスを加え
る。データ発生回路２はＣＰＵ１からメモリ５に加える
データを与えられ、このデータを取り込み、メモリ５の
データ入力に送る。
書き込んでおき、メモリ書き込みモードでメモリ５に書
き込みたいアドレスなＣＰＵＩからアドレス発生回路３
に与える。アドレス発生回路３は、与えられたアドレス
を取り込み、メモリ５のアドレス入力にアドレスを加え
る。データ発生回路２はＣＰＵ１からメモリ５に加える
データを与えられ、このデータを取り込み、メモリ５の
データ入力に送る。
ＣＰＵ１からメモリ５に書き込み信号を送ると、メモリ
５は加えられているアドレスに送られてきたデータを書
き込む。
５は加えられているアドレスに送られてきたデータを書
き込む。
次に、メモリ読み出しモードでメモリ５から読み出した
いアドレスをＣＰＵ１からアドレス発生回路３に与え、
アドレス発生回路３はアドレスを取り込み、メモリ５に
アドレス入力として与える。
いアドレスをＣＰＵ１からアドレス発生回路３に与え、
アドレス発生回路３はアドレスを取り込み、メモリ５に
アドレス入力として与える。
メモリ５は、加えられたアドレスでデータを読み出し、
そのデータを比較器４に送る。データ発生回路２は、Ｃ
ＰＵＩから期待データが与えられ、データ発生器２は、
期待データを取り込み、比較器４に期待データを送る。
そのデータを比較器４に送る。データ発生回路２は、Ｃ
ＰＵＩから期待データが与えられ、データ発生器２は、
期待データを取り込み、比較器４に期待データを送る。
比較器４は、メモリ５の出力データと期待データを比較
し、一致、不一致を検出し、メモリ５の良、不良を判定
する。
し、一致、不一致を検出し、メモリ５の良、不良を判定
する。
第６図では、これらの作業をソフトウェアでメモリ５の
全アドレスについて実行している。
全アドレスについて実行している。
［発明が解決しようとする課題］
第６図の従来装置では、メモ！、ｒ５の動作確認をソフ
トウェアで制御しているので、実行に時間がかかるとい
う問題がある。
トウェアで制御しているので、実行に時間がかかるとい
う問題がある。
この発明は、第６図の従来装置に、クロック発生回路、
テスト終了検出回路、切換回路、フリップフロップ（以
下、ＦＦという。）を加え、ハードウェアで制御するよ
うにし、診断の実行時間を短くできるメモリ故障自己診
断装置の提供を目的とする。
テスト終了検出回路、切換回路、フリップフロップ（以
下、ＦＦという。）を加え、ハードウェアで制御するよ
うにし、診断の実行時間を短くできるメモリ故障自己診
断装置の提供を目的とする。
［課題を解決するための手段］
°この目的を達成するために、この発明では、診断のシ
ーケンスプログラムが書き込まれているＣＰＵＩと、Ｃ
ＰＵＩがメモリ書き込みモードのときはメモリ５に加え
るデータを発生し、メモリ読み出しモードのときは期待
データを発生するデータ発生回路２と、ＣＰＵＩがメモ
リ書き込みモードのときはメモリ５に書き込むアドレス
をメモリ５のアドレス入力に与え、ＣＰＵＩがメモリ読
み出しモードのときはメモリ５から読み出すアドレスを
メモリ５のアドレス入力ｉこ与えるアドレス発生回路３
と、ＣＰＵＩからのテストスタート信号１ｃで起動する
クロック発生回路６と、クロック発生回路６の出力クロ
ックで動作し、アドレスを発生するアドレス発生回路３
とテスト終了を検出し、クロック発生回路６の動作を停
止させる停止信号を発生するテスト終了検出回路７と、
データ発生回路２の出力を入力とし、ＣＰＵＩの指令で
前記データを出力８ａとしてメモリ５のデータ入力に与
え、ＣＰＵＩからの期待データをデータ発生回路２に取
り込み、期待データを出力８ｂとして切り換える切換回
路８と、メモリ５の読み出しデータを第１の入力とし、
切換回路８の出力８ｂを第２の入力とし、メモリ５の出
力データと期待 。
ーケンスプログラムが書き込まれているＣＰＵＩと、Ｃ
ＰＵＩがメモリ書き込みモードのときはメモリ５に加え
るデータを発生し、メモリ読み出しモードのときは期待
データを発生するデータ発生回路２と、ＣＰＵＩがメモ
リ書き込みモードのときはメモリ５に書き込むアドレス
をメモリ５のアドレス入力に与え、ＣＰＵＩがメモリ読
み出しモードのときはメモリ５から読み出すアドレスを
メモリ５のアドレス入力ｉこ与えるアドレス発生回路３
と、ＣＰＵＩからのテストスタート信号１ｃで起動する
クロック発生回路６と、クロック発生回路６の出力クロ
ックで動作し、アドレスを発生するアドレス発生回路３
とテスト終了を検出し、クロック発生回路６の動作を停
止させる停止信号を発生するテスト終了検出回路７と、
データ発生回路２の出力を入力とし、ＣＰＵＩの指令で
前記データを出力８ａとしてメモリ５のデータ入力に与
え、ＣＰＵＩからの期待データをデータ発生回路２に取
り込み、期待データを出力８ｂとして切り換える切換回
路８と、メモリ５の読み出しデータを第１の入力とし、
切換回路８の出力８ｂを第２の入力とし、メモリ５の出
力データと期待 。
データを比較し、期待データとメモリ５の出力データの
一致、不一致を検出し、メモリ５の良、不良を判定する
比較器４と、比較器４の出力をセット信号とし、ＣＰＵ
Ｉのテストスタート信号１ｃリセット信号とするＦＦ９
とを備える。
一致、不一致を検出し、メモリ５の良、不良を判定する
比較器４と、比較器４の出力をセット信号とし、ＣＰＵ
Ｉのテストスタート信号１ｃリセット信号とするＦＦ９
とを備える。
次に、この発明によるメモリ故障自己診断装置の構成を
第１図により説明する。第１図の６はクロック発生回路
、７はテスト終了検出回路、８は切換回路、９はＦＦで
あり、その他は第６図と同じものである。
第１図により説明する。第１図の６はクロック発生回路
、７はテスト終了検出回路、８は切換回路、９はＦＦで
あり、その他は第６図と同じものである。
クロック発生回路６は、ＣＰＵＩからのテストスタート
信号１ｃで起動する。
信号１ｃで起動する。
テスト終了検出回路７は、クロック発生回路６の出力ク
ロックで動作し、アドレスを発生するアドレス発生回路
３とテスト終了を検出し、クロック発生回路６の動作を
停止する停止信号を発生する。
ロックで動作し、アドレスを発生するアドレス発生回路
３とテスト終了を検出し、クロック発生回路６の動作を
停止する停止信号を発生する。
データ発生回路２は、メモリ５に加える書き込みデータ
と、メモリ５に正しくデータが書かれたかを確認する期
待データを発生する。
と、メモリ５に正しくデータが書かれたかを確認する期
待データを発生する。
比較器４は、メモリ５の読み出しデータとデータ発生回
路２からの期待データを比較し、一致、不一致を検出す
る。
路２からの期待データを比較し、一致、不一致を検出す
る。
ＦＦ９は、比較器４の出力でセットされ、テストスター
ト信号１ｃでリセットされる。
ト信号１ｃでリセットされる。
［作用］
次に、第１図の作用を説明する。メモリ５をテストする
前に、第１図番部の条件を設定する。ＣＰＵＩから、入
力データ１ａによりテストするアドレス範囲のスタート
アドレスをアドレス発生回路３に与える。同様に、入力
データ１ａによりテストするアドレスの範囲をテスト終
了検出回路７に与える。
前に、第１図番部の条件を設定する。ＣＰＵＩから、入
力データ１ａによりテストするアドレス範囲のスタート
アドレスをアドレス発生回路３に与える。同様に、入力
データ１ａによりテストするアドレスの範囲をテスト終
了検出回路７に与える。
次に、６４ＫＷの容量をもつメモリ５をテストするとき
の条件の例を第２図により説明する。
の条件の例を第２図により説明する。
６４ＫＷのうち、０番地から９９番地までテストする場
合は、アドレス発生回路３には「０」をセットし、テス
ト終了検出回路７には （９９−０＋１）＝１００を与える。データ発生回路２
は、ＣＰＵＩの入力データ１ａにより、テストデータを
与える。例えば、全アドレスにｒＯＪが書けるかをチエ
ツクするときは、 「０」を与え、全アドレスに「１」
が書けるかをチエツクしたいときは「１」を与える。
合は、アドレス発生回路３には「０」をセットし、テス
ト終了検出回路７には （９９−０＋１）＝１００を与える。データ発生回路２
は、ＣＰＵＩの入力データ１ａにより、テストデータを
与える。例えば、全アドレスにｒＯＪが書けるかをチエ
ツクするときは、 「０」を与え、全アドレスに「１」
が書けるかをチエツクしたいときは「１」を与える。
以上の条件設定をした後、メモリ書き込みモード信号１
ｂがＣＰＵＩから切換回路８に与えられ、切換回路８は
、データ発生回路２の出力データを出力８ａに出力し、
メモリ５のデータ入力に与える。これで、メモリ５には
、アドレス発生回路３からスタートアドレスが与えられ
、データ発生回路２からテストデータが切換回路８の出
力８ａにより与えられる。
ｂがＣＰＵＩから切換回路８に与えられ、切換回路８は
、データ発生回路２の出力データを出力８ａに出力し、
メモリ５のデータ入力に与える。これで、メモリ５には
、アドレス発生回路３からスタートアドレスが与えられ
、データ発生回路２からテストデータが切換回路８の出
力８ａにより与えられる。
ＣＰＵＩからテストスタート命令１ｃが出ると、ＦＦ９
はリセットされ、また、クロック発生回路６にも与えら
れ、クロック発生回路６が起動し、出力６ｂはメモリ５
のＷＥに与えられ、メモリ５にデータを書き込む。出力
６ａは、アドレス発生器３とデータ発生回路２、テスト
終了検出回路７にクロックとして与えられ、アドレスを
＋１又は−１にし、データを＋１又は−１、又は前の状
態を保持する。これらの出力６ａ・６ｂのサイクルでハ
ード的にメモリ５にテストデータを書き込むことができ
る。同時にテスト終了検出回路７は、出力６ａによって
カウントダウンし、カウントがｒＯＪになるとテスト終
了とみなし、テスト終了信号を出し、クロック発生回路
６に与える。クロック発生回路６は、テスト終了信号を
与えられると、クロックの発生を停止する。これで、メ
モリ５には、テストしたいアドレスにテストデータが書
き込まれる。
はリセットされ、また、クロック発生回路６にも与えら
れ、クロック発生回路６が起動し、出力６ｂはメモリ５
のＷＥに与えられ、メモリ５にデータを書き込む。出力
６ａは、アドレス発生器３とデータ発生回路２、テスト
終了検出回路７にクロックとして与えられ、アドレスを
＋１又は−１にし、データを＋１又は−１、又は前の状
態を保持する。これらの出力６ａ・６ｂのサイクルでハ
ード的にメモリ５にテストデータを書き込むことができ
る。同時にテスト終了検出回路７は、出力６ａによって
カウントダウンし、カウントがｒＯＪになるとテスト終
了とみなし、テスト終了信号を出し、クロック発生回路
６に与える。クロック発生回路６は、テスト終了信号を
与えられると、クロックの発生を停止する。これで、メ
モリ５には、テストしたいアドレスにテストデータが書
き込まれる。
次に、メモリ読み出しモードの実行前に条件を設定する
。この条件設定は、メモリ書き込みモードでの実行前と
同じにする。
。この条件設定は、メモリ書き込みモードでの実行前と
同じにする。
条件設定がすむと、ＣＰＵＩからメモリ書き込み信号１
ｂを「０」にして出力し、切換回路８は出力８ｂ側にセ
ットされ、データ′発生回路２の出力を比較器４に期待
データとして与える。
ｂを「０」にして出力し、切換回路８は出力８ｂ側にセ
ットされ、データ′発生回路２の出力を比較器４に期待
データとして与える。
ＣＰＵＩからテストスタート命令１ｃが出力されると、
ＦＦ９をリセットし、クロック発生回路６を起動する。
ＦＦ９をリセットし、クロック発生回路６を起動する。
クロック発生回路６は、クロック６ａを出力し、６ｂは
出力するが、ＣＰＵＩの出力１ｂが「０」のため、メモ
リ５のＷＥには常に「１」が与えられる。したがって、
メモリ５は読み出しサイクルになっているので、メモリ
５はアドレス発生回路３の出力アドレスによりデータが
読み出され、比較器４に与えられる。比較器４はメモリ
５の読み出しデータと切換回路８の出力８ｂとを比較し
、一致、不一致を検出する。不一致のときは、比較器４
は不一致信号４ａを出力し、ＦＦ９のセット入力に与え
られ、ＦＦ９はセット状態になり、不良信号１０を出力
する。
出力するが、ＣＰＵＩの出力１ｂが「０」のため、メモ
リ５のＷＥには常に「１」が与えられる。したがって、
メモリ５は読み出しサイクルになっているので、メモリ
５はアドレス発生回路３の出力アドレスによりデータが
読み出され、比較器４に与えられる。比較器４はメモリ
５の読み出しデータと切換回路８の出力８ｂとを比較し
、一致、不一致を検出する。不一致のときは、比較器４
は不一致信号４ａを出力し、ＦＦ９のセット入力に与え
られ、ＦＦ９はセット状態になり、不良信号１０を出力
する。
クロック発生回路６は、メモリ書き込み時と同様にクロ
ック６ａを発生するので、アドレス発生回路３とデータ
発生回路２は、やはりメモリ書き込み時と同じアドレス
及びデータを出力する。
ック６ａを発生するので、アドレス発生回路３とデータ
発生回路２は、やはりメモリ書き込み時と同じアドレス
及びデータを出力する。
第３図はテストのタイミングを書き込みモードと読み出
しモードで示したタイムチャートである。
しモードで示したタイムチャートである。
このように、この発明によるメモリ診断では、クロック
発生回路６の出力６ａ・６ｂのサイクルで自己診断をす
ることができる。
発生回路６の出力６ａ・６ｂのサイクルで自己診断をす
ることができる。
［実施例コ
次に、１１１図の実施例の回路図を第４図により説明す
る。
る。
入力データ１１は、アップカウンタ２・３とダウンカウ
ンタ７ａのデータ入力に接続され、アンプカウンタ３の
出力はメモリ５のアドレス入力に接続される。テストモ
ード１５は、アップカウンタ２に接続され、この信号に
よって、アップカウンタ２は、アップカウントまたはデ
ータホールドモードに切り換わる。アンプカウンタ２の
出力は切換回路８に接続されている。
ンタ７ａのデータ入力に接続され、アンプカウンタ３の
出力はメモリ５のアドレス入力に接続される。テストモ
ード１５は、アップカウンタ２に接続され、この信号に
よって、アップカウンタ２は、アップカウントまたはデ
ータホールドモードに切り換わる。アンプカウンタ２の
出力は切換回路８に接続されている。
書き込みモード１２は切換回路８に接続され、「１」の
とき、切換回路８はメモリ５の入力データに接続し、
ｒＯＪのとき切換回路８は比較器４へ接続する。
とき、切換回路８はメモリ５の入力データに接続し、
ｒＯＪのとき切換回路８は比較器４へ接続する。
また、書き込みモードにはＮＡＮＤゲート２０の入力に
接続され、メモリ５の書き込みサイクルか読み出しサイ
クルかを制御する。
接続され、メモリ５の書き込みサイクルか読み出しサイ
クルかを制御する。
テストスタート信号１３は、ＦＦ９のリセット入力に接
続されるとともにクロック発生回路６に接続される。
続されるとともにクロック発生回路６に接続される。
クロック発生回路６の出力６ａは、アップカウンタ２・
３とダウンカウンタ７ａのクロック入力に接続され、出
力６ｂはＮＡＮＤゲート２０の入力に接続される。
３とダウンカウンタ７ａのクロック入力に接続され、出
力６ｂはＮＡＮＤゲート２０の入力に接続される。
ＮＡＮＤゲート２０の出力はメモリ５の７丁入力に接続
され、メモリ５の出力データは比較器４の入力に接続さ
れる。比較器４の出力はＦＦ９のセット入力に接続され
、ＦＦ９の出力はＡＮＤゲート２２に接続され、かつ外
部端子に接続される。
され、メモリ５の出力データは比較器４の入力に接続さ
れる。比較器４の出力はＦＦ９のセット入力に接続され
、ＦＦ９の出力はＡＮＤゲート２２に接続され、かつ外
部端子に接続される。
ＦＦ９は、不良のときだけセットされる。
ダウンカウンタ７ａの出力は、ゼロ一致検出回路７ｂに
接続され、ゼロ一致検出回路７ｂは、ダウンカウンタ７
ａの出力が「０」になるのを検出し、ＯＲゲート２１に
接続される。
接続され、ゼロ一致検出回路７ｂは、ダウンカウンタ７
ａの出力が「０」になるのを検出し、ＯＲゲート２１に
接続される。
不良停止モード１４は、ＡＮＤゲート２２に接続され、
ＡＮＤゲート２２の出力はＯＲゲート２１に接続され、
ＯＲゲート２１の出力はクロック発生回路６に接続され
る。
ＡＮＤゲート２２の出力はＯＲゲート２１に接続され、
ＯＲゲート２１の出力はクロック発生回路６に接続され
る。
ＯＲゲート２１は、ゼロ一致検出器７ｂの出力と、ＡＮ
Ｄゲート２２の出力をＯＲしているので、どちらかの信
号が「１」のとき、クロック発生回路６に出力し、テス
トを終了させる。
Ｄゲート２２の出力をＯＲしているので、どちらかの信
号が「１」のとき、クロック発生回路６に出力し、テス
トを終了させる。
ＡＮＤゲート２２は、不良停止モード１４が「１」のと
き、ＦＦ９の不良データをＯＲゲート２１に出力する。
き、ＦＦ９の不良データをＯＲゲート２１に出力する。
このように、最初の不良でテストを終了したいときは、
不良停止モード１４を「１」にしておくと、最初の不良
でクロック発生回路６が停止し、クロック発生回路６の
出力６ａ、６ｂは止まる。
不良停止モード１４を「１」にしておくと、最初の不良
でクロック発生回路６が停止し、クロック発生回路６の
出力６ａ、６ｂは止まる。
ここで、アップカウンタ３の値をみることによって、不
良となるアドレスを知ることができる。
良となるアドレスを知ることができる。
また、全アドレス領域でテスト実行後、ＦＦ９の状態を
みることによって、不良メモリ５と不良ビットがわかる
。
みることによって、不良メモリ５と不良ビットがわかる
。
なお、１ｃテスタのテストパターンメモリは、通常多ビ
ットのデータをもっている。この場合は、比較器４、Ｆ
Ｆ９をビット数分と１つのＯＲゲート２３を追加するだ
けでよい。データ発生回路２の出力は、ビット数分もっ
てもよいが、同じデータを書く場合は、１ビツトだけで
もよい。
ットのデータをもっている。この場合は、比較器４、Ｆ
Ｆ９をビット数分と１つのＯＲゲート２３を追加するだ
けでよい。データ発生回路２の出力は、ビット数分もっ
てもよいが、同じデータを書く場合は、１ビツトだけで
もよい。
第５図は第４図が４ビツトの場合の実施例の回路図であ
る。
る。
［発明の効果コ
この発明によれば、クロック発生回路、アドレス発生用
カウンタ、データ発生用カウンタ、テスト終了検出回路
、比較器、不良ビットレジスタを設けているので、従来
装置がＣＰＵのプログラムでメモリをチエツクしていた
のに比べ、クロック発生回路のクロック発生の周期でハ
ード的にチエツクすることができるようになり、チエツ
ク時間を大幅に短縮することができる。
カウンタ、データ発生用カウンタ、テスト終了検出回路
、比較器、不良ビットレジスタを設けているので、従来
装置がＣＰＵのプログラムでメモリをチエツクしていた
のに比べ、クロック発生回路のクロック発生の周期でハ
ード的にチエツクすることができるようになり、チエツ
ク時間を大幅に短縮することができる。
第１図はこの発明による半導体メモリの故障自己診断装
置の構成図、第２図は６４ＫＷの容量をもつメモリ５を
テストするときの条件例を示す図、第３図はテストのタ
イムチャート、第４図は第１図の実施例の回路図、第５
図は第４図が４ビツトの場合の実施例の回路図、第６図
は従来技術による半導体メモリの故障自己診断装置の構
成図である。 １・・・・・・ＣＰＵ、２・・・・・・データ発生回路
、３・・・・・・アドレス発生回路、４・・・・・・比
較器、５・・・・・・診断されるメモリ、６・・・・・
・クロック発生回路、７・・・・・・テスト終了検出回
路、８・・・・・・切換回路、９・・・・・・ＦＦ（フ
リッププロップ）。 代理人 弁理士 小 俣 欽 司 メ友り 第２因 メモリ入力アドレス Ａ
Ａ＋ Ｉ Ａ＋２第３図 第６図
置の構成図、第２図は６４ＫＷの容量をもつメモリ５を
テストするときの条件例を示す図、第３図はテストのタ
イムチャート、第４図は第１図の実施例の回路図、第５
図は第４図が４ビツトの場合の実施例の回路図、第６図
は従来技術による半導体メモリの故障自己診断装置の構
成図である。 １・・・・・・ＣＰＵ、２・・・・・・データ発生回路
、３・・・・・・アドレス発生回路、４・・・・・・比
較器、５・・・・・・診断されるメモリ、６・・・・・
・クロック発生回路、７・・・・・・テスト終了検出回
路、８・・・・・・切換回路、９・・・・・・ＦＦ（フ
リッププロップ）。 代理人 弁理士 小 俣 欽 司 メ友り 第２因 メモリ入力アドレス Ａ
Ａ＋ Ｉ Ａ＋２第３図 第６図
Claims (1)
- 【特許請求の範囲】 １、診断のシーケンスプログラムが書き込まれているＣ
ＰＵ（１）と、 ＣＰＵ（１）がメモリ書き込みモードのときはメモリ（
５）に加えるデータを発生し、メモリ読み出しモードの
ときは期待データを発生するデータ発生回路（２）と、 ＣＰＵ（１）がメモリ書き込みモードのときはメモリ（
５）に書き込むアドレスをメモリ（５）のアドレス入力
に与え、ＣＰＵ（１）がメモリ読み出しモードのときは
メモリ（５）から読み出すアドレスをメモリ（５）のア
ドレス入力に与えるアドレス発生回路（３）と、 ＣＰＵ（１）からのテストスタート信号（１ｃ）で起動
するクロック発生回路（６）と、クロック発生回路（６
）の出力クロックで動作し、アドレスを発生するアドレ
ス発生回路（３）とテスト終了を検出し、クロック発生
回路（６）の動作を停止させる停止信号を発生するテス
ト終了検出回路（７）と、 データ発生回路（２）の出力を入力とし、ＣＰＵ（１）
の指令で前記データを第１の出力（８ａ）としてメモリ
（５）のデータ入力に与え、ＣＰＵ（１）からの期待デ
ータをデータ発生回路（２）に取り込み、期待データを
第２の出力（８ｂ）として切り換える切換回路（８）と
、メモリ（５）の読み出しデータを第１の入力とし、切
換回路（８）の第２の出力（８ｂ）を第２の入力とし、
メモリ（５）の出力データと期待データを比較し、期待
データとメモリ（５）の出力データの一致、不一致を検
出し、メモリ（５）の良、不良を判定する比較器（４）
と、比較器（４）の出力をセット信号とし、ＣＰＵ（１
）のテストスタート信号（１ｃ）をリセット信号とする
フリップフロップ（９）とを備えることを特徴とする半
導体メモリの故障自己診断装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307640A JPH04178580A (ja) | 1990-11-14 | 1990-11-14 | 半導体メモリの故障自己診断装置 |
Publications (1)
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Family
ID=17971472
Family Applications (1)
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| JP2307640A Pending JPH04178580A (ja) | 1990-11-14 | 1990-11-14 | 半導体メモリの故障自己診断装置 |
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