JPH0270118A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
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- JPH0270118A JPH0270118A JP8109689A JP8109689A JPH0270118A JP H0270118 A JPH0270118 A JP H0270118A JP 8109689 A JP8109689 A JP 8109689A JP 8109689 A JP8109689 A JP 8109689A JP H0270118 A JPH0270118 A JP H0270118A
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- oscillation
- signal
- high resistance
- capacitor
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- Pending
Links
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- 238000001514 detection method Methods 0.000 title claims abstract description 10
- 239000003990 capacitor Substances 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
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- 238000000034 method Methods 0.000 description 1
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は本来一定周期で動作すべき信号が動作している
か停止しているかを判定して、発振停止したことを検出
する発振停止検出回路に関する。
か停止しているかを判定して、発振停止したことを検出
する発振停止検出回路に関する。
本発明の目的は上記原理の発振停止検出回路を半導体集
積回路上に実現することを容易ならしめ、かつ低消費電
流化するところにある。
積回路上に実現することを容易ならしめ、かつ低消費電
流化するところにある。
発振停止検出回路は、機器への電源投入時に動作開始の
ための初期設定を行なったり、停電移行時の際の機器の
データ保存等の目的で広（用いられる。
ための初期設定を行なったり、停電移行時の際の機器の
データ保存等の目的で広（用いられる。
従来より確実に発振停止検出を行なう回路としては上記
原理の回路が用いられ、第１図に示すような回路として
具体化されている。以下に第１図の回路の動作をそのタ
イミングチャートである第２図を用いて説明する。
原理の回路が用いられ、第１図に示すような回路として
具体化されている。以下に第１図の回路の動作をそのタ
イミングチャートである第２図を用いて説明する。
ＣＬはある一定周期の交番信号である。抵抗Ｒ８と容’
ＭＩ ＣＡ ＩとによりＣＬの波形をなまらせて信号■
１をつくる。■１をインバータ３で波形整量し、ＣＬよ
りτｌ＝ＣＡｌ・Ｒ１遅延した信号ｖ２を得る。イクス
クルーシブノア４によりＣＬと■２のレベルが一致した
点でハイになる信号Ｖ３を得る。
ＭＩ ＣＡ ＩとによりＣＬの波形をなまらせて信号■
１をつくる。■１をインバータ３で波形整量し、ＣＬよ
りτｌ＝ＣＡｌ・Ｒ１遅延した信号ｖ２を得る。イクス
クルーシブノア４によりＣＬと■２のレベルが一致した
点でハイになる信号Ｖ３を得る。
■３でトランジスタ６とインバータ５を駆動して信号■
４を得る。容量ＣＡｚは■３がハイの時点でロウに充電
されるが高抵抗Ｒ２により少しずつ放電し、■４の電位
は■３がロウの間にて２をＣＬの周期より充分長く設定
しておけば■４の電位はインバータ９のロジックレベル
■１を越えてハイに近づくことはない。よって正常動作
中はＦｓｔはロウである。発振回路が停止しＣＬが停止
するとＶ３にハイのレベルが全（出なくなり、■４のレ
ベルはハイとなり、インバータ９により発振が停止した
ものと判定され信号Ｆｓｔはハイとなる。
４を得る。容量ＣＡｚは■３がハイの時点でロウに充電
されるが高抵抗Ｒ２により少しずつ放電し、■４の電位
は■３がロウの間にて２をＣＬの周期より充分長く設定
しておけば■４の電位はインバータ９のロジックレベル
■１を越えてハイに近づくことはない。よって正常動作
中はＦｓｔはロウである。発振回路が停止しＣＬが停止
するとＶ３にハイのレベルが全（出なくなり、■４のレ
ベルはハイとなり、インバータ９により発振が停止した
ものと判定され信号Ｆｓｔはハイとなる。
この回路の１つの欠点はＲ１とＣＡＩとが占めるＩＣチ
ップ上での面積が大きいことである。τ１”ＣＡ＋’Ｒ
Ｉをある程度以上大きくしないと■。
ップ上での面積が大きいことである。τ１”ＣＡ＋’Ｒ
Ｉをある程度以上大きくしないと■。
がハイの区間は短かくなり回路が安定動作しないが、Ｒ
１＝１０ＭΩ、Ｃａ＋＝ １０ Ｐ Ｆとしてもτ１は
Ｑ、１ｍ５ｅｃ程度しか得られない。ばらつきの小さい
ＩＯＭΩ程度の抵抗とＣＡＩのＩＣチップ上占有面積は
大である。第２の欠点は消費電流が大きくなる点である
。通常ＣＬは２ＫＨｚ程度の周波数で動作させるが、Ｃ
Ａｌ＝ １０ Ｐ Ｆ、電源電圧１．５■とするとＣＡ
Ｉの充放電電流だけで３０ｎＡ消費する。更にＣＡＩと
Ｒ，により■１のレベルがなまって変化するので過渡時
点でインバータ３のＰｃｈとＮｃｈの両方のトランジス
タがオンし電流が流れる（ショート電流）。このショー
ト電流を抑えるためにＣＡＩ’ＲＩを小さくするとτ。
１＝１０ＭΩ、Ｃａ＋＝ １０ Ｐ Ｆとしてもτ１は
Ｑ、１ｍ５ｅｃ程度しか得られない。ばらつきの小さい
ＩＯＭΩ程度の抵抗とＣＡＩのＩＣチップ上占有面積は
大である。第２の欠点は消費電流が大きくなる点である
。通常ＣＬは２ＫＨｚ程度の周波数で動作させるが、Ｃ
Ａｌ＝ １０ Ｐ Ｆ、電源電圧１．５■とするとＣＡ
Ｉの充放電電流だけで３０ｎＡ消費する。更にＣＡＩと
Ｒ，により■１のレベルがなまって変化するので過渡時
点でインバータ３のＰｃｈとＮｃｈの両方のトランジス
タがオンし電流が流れる（ショート電流）。このショー
ト電流を抑えるためにＣＡＩ’ＲＩを小さくするとτ。
が小さくなり回路不安定となる。ショート電流とＣＡＩ
の充放電電流を合計すると約５０ｎＡとなるが、腕時計
用ＩＣのように全消費電流が１００ｎＡ台をねらうＩＣ
にとっては大きすぎる値である。
の充放電電流を合計すると約５０ｎＡとなるが、腕時計
用ＩＣのように全消費電流が１００ｎＡ台をねらうＩＣ
にとっては大きすぎる値である。
本発明は上記従来回路の欠点を解決するためのものであ
り、その具体例を第３図に示す。以下に第３図の説明を
する。ＣＬは一定周期の交番信号であり、インバータ１
１でその逆相信号を得る。
り、その具体例を第３図に示す。以下に第３図の説明を
する。ＣＬは一定周期の交番信号であり、インバータ１
１でその逆相信号を得る。
Ｔｒ、とＴｒ、はＰｃｈトランジスタで直列接続されて
いる。Ｔｒ＋ とＴｒ２はＣＬとその逆相信号とで駆動
されており、Ｔｒ、とＴｒｚが同時にオン、又は同時に
オフとなることはない。ＣＬがハイの間はＴｒ、がオン
し、容量Ｃ１はハイに充電される。この間Ｔｒｔはオフ
している。次にＣＬがロウになるとＴｒ、はオフし、Ｔ
ｒｚがオンしてＣＩに充電されていた電荷は一部容りに
充電される。ＣＬがハイ・ロウを繰り返すと点Ｐ。
いる。Ｔｒ＋ とＴｒ２はＣＬとその逆相信号とで駆動
されており、Ｔｒ、とＴｒｚが同時にオン、又は同時に
オフとなることはない。ＣＬがハイの間はＴｒ、がオン
し、容量Ｃ１はハイに充電される。この間Ｔｒｔはオフ
している。次にＣＬがロウになるとＴｒ、はオフし、Ｔ
ｒｚがオンしてＣＩに充電されていた電荷は一部容りに
充電される。ＣＬがハイ・ロウを繰り返すと点Ｐ。
とＲ２の電位はＴｒ＋のソース電位■。Ｄ（＋）に近づ
いていき、時定数τ、＝０２ ・Ｒ２Ｍ−τ２をＣＬの
周期より長く設定すればＲ２はインバータ１７のロジッ
クレベルよりロウ側となることはなくなる。かようにし
て、正常動作中はＦｓｔはロウとなる。発振が停止して
ＣＬがハイかロウのどちらかで静止すればＴｒ、かＴｒ
ｚのどちらか一方は必ずオフするため、容ＩＣ２への正
電荷の補充がされなくなり、高抵抗Ｒ２によってＲ２は
ロウレベルとなり、発振停止検出信号Ｆｓｔはハイとな
る。
いていき、時定数τ、＝０２ ・Ｒ２Ｍ−τ２をＣＬの
周期より長く設定すればＲ２はインバータ１７のロジッ
クレベルよりロウ側となることはなくなる。かようにし
て、正常動作中はＦｓｔはロウとなる。発振が停止して
ＣＬがハイかロウのどちらかで静止すればＴｒ、かＴｒ
ｚのどちらか一方は必ずオフするため、容ＩＣ２への正
電荷の補充がされなくなり、高抵抗Ｒ２によってＲ２は
ロウレベルとなり、発振停止検出信号Ｆｓｔはハイとな
る。
Ｔｒ、とＴｒｚの能力は小さいものでよ＜ＩＣチップ上
の占有面積は小さい。また中間点の容量Ｃ１はＣＬの周
期をＴとするとＣ，＞Ｔ／ＲＺを満足する値でよく、Ｒ
２を充分大きくすればＣ３は小さな値で実現でき、回路
不安定ともならない。
の占有面積は小さい。また中間点の容量Ｃ１はＣＬの周
期をＴとするとＣ，＞Ｔ／ＲＺを満足する値でよく、Ｒ
２を充分大きくすればＣ３は小さな値で実現でき、回路
不安定ともならない。
Ｒ２はＳ １−Ｇａ ｔ ｅにおいてノンドープのＰ。
１ｙ−３ｉを用いれば、ばらつき自体は大でも１０９Ω
以上の抵抗値が容易に得られるので、ＣＬがＩ Ｋｌ（
Ｚ （Ｔ＝ １ ｍ５ｅｃ ）とすればＣ，＝１〜２Ｐ
Ｆでよい。
以上の抵抗値が容易に得られるので、ＣＬがＩ Ｋｌ（
Ｚ （Ｔ＝ １ ｍ５ｅｃ ）とすればＣ，＝１〜２Ｐ
Ｆでよい。
また、本発明においては波形を遅延させるための容量が
不要のため、充放電電流はほぼ無視でき、波形のなまり
によるショート電流も発生しない。
不要のため、充放電電流はほぼ無視でき、波形のなまり
によるショート電流も発生しない。
本発明の回路の消費電流はＲ２を通じて流れる数ｎＡ程
度と極めて小さく、腕時計用ＩＣ等、極低パワー化をね
らう製品に問題なく応用できる。
度と極めて小さく、腕時計用ＩＣ等、極低パワー化をね
らう製品に問題なく応用できる。
以上のように本発明においてはＩＣチップ上の占有面積
減少と低消費電流化を同時に実現できるものである。な
お上述の具体例は直列接続のトランジスタ数が２個と最
も少ない場合の例を示したが複数個増設しても問題ない
。またＴｒ、のソースをＶＳＳ（）とし、Ｔｒ、、Ｔｒ
ｚをＮｃｈとし、Ｒ２をＶＤＤ（＋）へ接続しても同等
の発振停止検出回路を得ることができる。
減少と低消費電流化を同時に実現できるものである。な
お上述の具体例は直列接続のトランジスタ数が２個と最
も少ない場合の例を示したが複数個増設しても問題ない
。またＴｒ、のソースをＶＳＳ（）とし、Ｔｒ、、Ｔｒ
ｚをＮｃｈとし、Ｒ２をＶＤＤ（＋）へ接続しても同等
の発振停止検出回路を得ることができる。
第１図は従来の発振停止検出回路の一例を示す図。
第２図は第１図の回路のタイミングチャートを示す図。
第３図は本発明の一実施例を示す図。
１．８．１６・・・抵抗
２．７．１４．１５・・・容量
３．５，９，１０，１１．１７・・・インバータ４・・
・イクスクルーシブノア ６・・・Ｎｃｈトランジスタ １２．１３・・・Ｐｃｈｌ−ランジスタ以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鉛末喜三部他１名 第 図 第２図 Ｖｏｏ（す） 第３図 手続補正書（自発） 手続補正書 平成 元年 ３月３１日付提出の特許側（３６） 発明の名称 発振停止検出回路 補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也
・イクスクルーシブノア ６・・・Ｎｃｈトランジスタ １２．１３・・・Ｐｃｈｌ−ランジスタ以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鉛末喜三部他１名 第 図 第２図 Ｖｏｏ（す） 第３図 手続補正書（自発） 手続補正書 平成 元年 ３月３１日付提出の特許側（３６） 発明の名称 発振停止検出回路 補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也
Claims (1)
- ２つ以上のトランジスタ群Ｔｒ＿１＿〜＿ｎを順次直列
接続し、各トランジスタ間及びＴｒ＿ｎの最終端には電
源との間に負荷容量Ｃ＿１〜Ｃ＿ｎを接続し、Ｔｒ＿１
の他の一端はソースとして電源に接続し、Ｔｒ＿ｎとＣ
＿ｎの接続点Ｐ＿ｎに高抵抗Ｒ＿ｎを接続し、Ｒ＿ｎの
他の一端はＴｒ＿１のソースと逆極性側の電源に接続し
て構成されること、隣り合うトランジスタが同時にオン
あるいはオフすることなく、かつ時定数τ＿ｎ＝Ｃ＿ｎ
Ｒ＿ｎより短かい周期の信号で駆動されること、前記接
続点Ｐ＿ｎの電位が正か負かを判定して発振停止したこ
とを検出することを特徴とする発振停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109689A JPH0270118A (ja) | 1989-03-31 | 1989-03-31 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109689A JPH0270118A (ja) | 1989-03-31 | 1989-03-31 | 発振停止検出回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12839281A Division JPS5830224A (ja) | 1981-08-17 | 1981-08-17 | 発振停止検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0270118A true JPH0270118A (ja) | 1990-03-09 |
Family
ID=13736858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109689A Pending JPH0270118A (ja) | 1989-03-31 | 1989-03-31 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0270118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093688A (ja) * | 2008-10-10 | 2010-04-22 | Seiko Epson Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753141A (en) * | 1980-09-16 | 1982-03-30 | Toshiba Corp | Oscillation detecting circuit |
-
1989
- 1989-03-31 JP JP8109689A patent/JPH0270118A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753141A (en) * | 1980-09-16 | 1982-03-30 | Toshiba Corp | Oscillation detecting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093688A (ja) * | 2008-10-10 | 2010-04-22 | Seiko Epson Corp | 半導体集積回路 |
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