JPH01267892A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置、特に半導体記憶装置の基板
電位発生回路に関するものである。

〔従来の技術〕

第５図は半導体記憶装置における基板電位発生回路の従
来例を示す図である。この基板電位発生回路は、Ｐ型半
導体基板（図示省略）により形成された半導体記憶装置
におけるものであり、発振回路１．駆動回路２および電
位発生回路３により構成される。この発振回路１は、５
つのインバータ回路Ｉ　〜■５が直列に接続され、この
直列体の入力側と出力側とが接続されるとともに、この
接続点から発振回路１の出力が取り出されるように構成
される。この発振回路１からは、電源電位■ｏｏと接地
電位ＧＮＤとの間で出力レベルが交互に変化するような
パルス波形が、出力される。

また、駆動回路２は、２つのインバーター６゜■７によ
り構成される。これらのインバーター６゜Ｉ７は直列に
接続されて発振回路１と電位発生回路３との間に介挿さ
れている。この駆動回路２は後述のキャパシタを駆動さ
せるためのものであり、インバーター、１．は比較的駆
動能力の高いインバータである。

さらに、この駆動回路２の出力に基づいて電位発生回路
３から基板バイアス電位が出力されるように構成されて
いる。この電位発生回路３は、Ｎチャネルトランジスタ
Ｑ、Ｑ２およびコンデンサＣ１により構成され、この回
路３の入力側と出力側との間にコンデンサＣ１およびＮ
チャネルトランジスタＱ１がこの順で直列に介゛挿され
ている。

そして、このＮチャネルトランジスタＱ１のゲートが出
力側と接続されている。また、コンデンサＣ１とＮチャ
ネルトランジスタ０１間のノードＮ１と接地電位ＧＮＤ
との間にＮチャネルトランジスタＱ２が介挿され、この
ＮチャネルトランジスタＱ２のゲートが上記ノードＮ１
と接続されている。

この電位発生回路３の動作は次のとおりである。

まず、発振回路１の出力が電源電位■。０になる時〈ス
テップ１）、ノードＮ１の電位は、コンデンサＣによる
容量結合により電源電位■。。レベルまで高くなろうと
するが、ノードＮ１の電位がＮチャネルトランジスタＱ
２のスレッシホールド電位Ｖ□２まで上昇するとＮチャ
ネルトランジスタＱ２が導通状態になってそれ以上の電
位上昇が抑えられ、これによりノードＮ　は電位■□２
に保たれす る。。

次に、発振回路１の出力が接地電位ＧＮＤになる時（ス
テップ２）、ノードＮ１の電位は、コンデンサＣ１の容
量結合により電位（Ｖ、２−Ｖｏ。）になろうとするが
、ノードＮ１の電位がノードＮ２の電位、すなわち基板
バイアス電位がらＮチャネルトランジスタＱ１のスレッ
シホールド電位■１１を減じた電位（Ｖ、−Ｖｌｌ）よ
り小さくなるとＮチャネルトランジスタＱ１が導通状態
になって、ノードＮ１の電位はそれほど低くならない。

ステップ１およびステップ２をそれぞれ１回ずつ行なう
と、ノードＮ１の電位および基板バイアス電位は低下す
る。なお、その程度は容量Ｃ１および基板バイアス電位
の負荷容量の比で決まる。

さらに、ステップ１およびステップ２を数回繰り返すと
、ノードＮ１の電位は電位（Ｖ工２−ＶＣＣ）と電位Ｖ
Ｔ２との間の発振となり、基板バイアス電位は電位（Ｖ
□２−　ｖＣＣ＋■Ｔｌ）の一定角電位となる。

しかしながら、実使用上では、ノードＮ２は半導体基板
（図示省略）と電気的に接続されているので、基板電流
やリークＮ流等の影響によりノードＮ２の電位は、単位
時間当りにコンデンサＣ１からノードＮ１に移動する電
荷量と基板電流等の平衡した値となる。すなわち、発振
器１の周波数とコンデンサＣ１の容量により基板バイア
ス電位の値は決定される。

〔発明が解決しようとする課題〕

従来の半導体記憶装置の基板電位発生回路は上記のよう
に構成されているので、基板バイアス電位は常に一定の
値である。例えば、第６図に示すように、時刻ｔ１にお
いて通常動作モードから後述のテストモードに切り換え
たとしても、テスト時の基板バイアス電位である電位Ｖ
　　′は通常５（１Ｂ 動作時のそれ（電位Ｖ　　）と同じ値である。まＯＢ た、半導体記憶装置を構成するメモリセルの容量は基板
バイアス電位と密接な関係にあり（その詳細は後述する
）、基板バイアス電位により決定される。したがって、
従来の半導体記憶装置を構成するメモリセルの容量は常
に一定である。

ところで、工場で製造された半導体記憶装置は、出荷前
にその内部の故障の有無等を調べるため、各種のテスト
に供される。各種のテストのうちの１つに、データ保持
時間に関するテスト（以下「データテスト」という）が
ある。このテストは、メモリセルが“Ｈｔｏレベルを一
定時間保持することができるか否かを調べるものである
。

具体的には、まずメモリセルに“Ｈ”レベルのデータを
記憶させ、一定時間後、そのメモリセルに接続されたビ
ット線電位（以下「セル電位」という）を読み出し、そ
の電位の状態からメモリセルの良否を判定する。例えば
、第１図（ａ）に示すように、メモリセルに“Ｈ”レベ
ルのデータが記憶され、セル電位が電位Ｖ　　（Ｖ　　
＞Ｖ　　：ＶＳＨＨ は“Ｈ”判定レベル）である場合について考えてみる。

データが記憶された後には、メモリセルに蓄積されてい
る電荷が接合リーク等により放出されて、セル電位が下
がる。そして、一定時間を後のセル電位が電位Ｖ　　ｌ
、＞Ｖ、＞である場合には、データテストに関してこの
メモリセルは良品であると判定される一方、電位ｖ□以
下の場合には、不良と判定される。

上記のごとく、従来の半導体記憶装置においては、通常
動作であるかテスト動作であるかにかかわらず基板バイ
アス電位が一定であることからメモリセルの容量は常に
一定である。したがって、データテストの際には、メモ
リセルに“Ｈ″レベルデータを記憶させてから常に一定
時間ｔだけ経過した後、そのテストの判定を行う必要が
あった。また、半導体記憶装置の集積度の上昇にともな
ってそのテストに要する時間も増大している。

この発明は上記のような問題点を解消するためになされ
たもので、メモリセルのデータテストに要する時間を短
縮することができる半導体記憶装置を提供することを目
的とする。

〔課題を解決するための手段〕

この発明は、半導体基板上に複数のメモリセルを有する
半導体記憶装置において、制御信号に基づき、通常動作
時には第１基準電位を半導体基板に供給・する一方、テ
スト時には、前記メモリセルの容量を通常動作時よりも
実質的小さくするような第２基準電位を前記半導体基板
に供給する基板電位発生回路を設けている。

〔作用〕

この発明に係る半導体記憶装置によれば、テスト時には
、制御信号に基づき、通常動作時における第１基準電位
とは異なる第２基Ｑ電位が前記半導体基板に供給されて
、メモリセルの容量が通常動作時のそれよりも実質的に
小さな値に変更される。したがって、前記メモリセルの
容量の変化分だけデータテストに要する時間が短縮され
る。この場合、前記半導体基板がＰ型である場合には、
第２基準電位は第１基準電位よりもより低い値に設定さ
れ、また前記半導体基板がＮ型である場合には、第２基
準電位は第１基準電位よりも高い値に設定される。

〔実施例〕

まず最初に、半導体記憶装置に設けられているメモリセ
ル（図示省略）の容量Ｃ８と基板バイアス電位■、の関
係について説明する。一般に、メモリセルの容ｗＩＣＳ
は次式で求められる。

Ｃ３＝ＣｏＸ＋Ｃ，−（１） ここで、Ｃｏｘはゲート誘電膜容量であり、ＣＪはメモ
リセルと基板（図示省略）間の接合容量である。これら
の容量ｃ、ｃ　　は次式で求めれる。

Ｘ　　　Ｊ ｔ　：メモリセル誘電膜厚 Ｘ ＫｏＸ：メモリセル誘電膜の比誘電率 Ｓ　：メモリセル面積 ■Ｒ：メモリセルの記憶ノードと基板 間の逆バイアス電位 φ　：ビルトインポテンシャル Ｋ８：基板の比誘電率 ＮＡ：基板の不純物濃度 また、メモリセルの記憶ノードと基板間の逆バイアス電
位■１は次式で表わされる。

Ｖ、＝　ｌ　Ｖ、−ＶＨｌ　　　　　・（４）ここで、
■８はメモリセルの記憶ノード電位である。

（３）式と（４）式かられかるように、基板バイアス電
位■８がより負の値になることにより、容量Ｃ４が低下
する。一方、メモリセルの構成が決まれば、基板バイア
ス電位ＶＢの値にかかわらず、容量Ｃ６Ｘは一定の値を
とる。したがって、（１）式より基板バイアス電位ｖ８
がより負の値になるにつれて、メモリセルの容量Ｃ８は
低下する。

次に、本発明の原理を第１図に基づいて説明する。第１
図（ａ）は、通常動作時のメモリセルの状態を示すもの
である。すなわち、メモリセルに“Ｈ”レベルのデータ
が記憶された時点では、セル電位が電位Ｖ８であり、そ
の後、時間ｔが経過した時点でのセル電位は電位ＶＦと
なる。このようにセル電位が減少する理由は、上記のご
とく、メモリセルに蓄積されている電荷が接合リーク等
により放出されるからである。また、メモリセルより放
出される電荷量の総和は時間の経過とともに、単調に増
加する。

そこで、第１図（ｔｌに示すように、テスト時において
は、基板バイアス電位として通常動作時のそれよりも低
い適当な値を与え、メモリセルに“Ｈ″レベルデータが
記憶された時に第１図（ｂ）に示すようにセル電位が電
位■８よりも小さな電位■ＴＳとなるように設定すれば
、データテストに要する時間を短縮できる。その理由を
以下に説明する。

データテストを行うためには、メモリセルに“Ｈ１１レ
ベルのデータが記憶されてから一定時間後にセル電位を
調べる必要があるが、正確なテストを行うためには、セ
ル電位が電位Ｖ□８から電位■、となるのに要する時間
（第１図（ｂ）に示す時間ｔ′）分だけ必要である。こ
の場合、メモリセルから放出される電荷量の総和は時間
に対して単調増加するために、時間ｔ′は、常に時間ｔ
よりも小さな値となる。すなわち、本発明においてデー
タテストを行うために必要とする時間が従来例の場合に
比べてΔｔ　（＝ｔ−ｔ　′）　、言い換えればセル電
位の変化分（−Ｖ　　−Ｖ□３）だけ短縮される。

以上は、１つのメモリセルに着目した場合について説明
したが、メモリセルが高集積化された半導体記憶装置に
おいては、さらに、その効果は顕著なものとなる。

次に、データテスト時の基板バイアス電位を通常動作時
のそれよりもより低い値に設定するための手段について
説明する。第２図は、本発明の一実施例である半導体記
憶装置の基板電位発生回路を示す図である。第２図に示
す回路が第５図に示す従来例と相違する点は、トランス
ファゲートＧ、とコンデンサＣ２が直列接続されて、こ
の直列接続体がコンデンサＣ１に並列に接続されている
ことである。その他の構成は、第５図に示す従来例と同
一である。このトランス７７ゲートＧ１は、Ｎチャネル
トランジスタＱ３とＰチャネルトランジスタＱ４が並列
接続されたものである。そして、Ｎチャネルトランジス
タＱ３のゲートにはテスト時にその電位レベルが“Ｈ”
となるテストモード信号φが入力されるように構成され
ている一方、ＰチャネルトランジスタＱ４のゲートには
テストモード信号φの反転信号φが入力されるように構
成されている。

次に、第２図に示す回路の動作について説明する。第３
図は、第２図に示す回路の動作タイミングチャートであ
る。まず、通常動作時には、信号φ、φはそれぞれ“Ｌ
”　ａｔＨ″であり、これらの信号φ、φがそれぞれＮ
チャネルトランジスタＱ３のゲート及びＰチセネルトラ
ンジスタＱ４のゲートに入力されるので、トランスファ
ゲートＧ１は遮断状態となる。したがって、第２図に示
す回路は第５図に示す回路と等価になり、従来と同一の
動作を行い、基板バイアス電位は所定の負の電位Ｖ　　
　、（第１基準電位）となる。なお、基板ＯＢ バイアス電位が負の電位Ｖ　　となる動作は、従ＯＢ 来例と同じであるので、ここでは、その説明を省略する
。

次に、テストモード時の動作について説明する。

第２図に示すように、時刻ｔＴｓにおいて通常動作から
テストモードに切換えられると、信号φは“Ｌ″から“
Ｈ”となる一方、信号φは１４　ＨＩ＋からＬ”となる
。そして、これらの信号φ、φがそれぞれＮチャネルト
ランジスタＱ３のゲート及びＰチャネルトランジスタＱ
４のゲートに入力されるので、トランスファゲートＧ１
は導通状態となる。したがって、テストモード時には、
ノードＮ１と駆動回路２の出力側との間の容量がコンデ
ンサＣ、Ｃ２の和となり、通常動作時と比べてコンデン
サＣ２分だけ容量の値が増加する。

したがって、単位時間当りにノードＮ１に供給される電
荷量が増加して基板バイアス電位の値が通常動作時に比
べてより負の値（電位Ｖ　　　ＭＵＢ になる（第２基準電位）。

なお、上記実施例では、ノードＮ１と駆動回路２との間
に設けられたコンデンサの容量の大きさを変えることに
よりノードＮ１に供給される電荷量を制御してテストモ
ード時の基板バイアス電位を通常動作時のそれよりもよ
り負の電位に調整したが、発振回路１の発振周波数を変
えることによリテストモード時の基板バイアス電位を通
常動作時よりもより負の電位に調整してもよい。

その場合、例えば、第４図に示すように、基板電位発生
回路を構成すればよい。同図が第５図に示す従来例と相
違する点は、テストモード（信号φ、φがそれぞれ“Ｉ
ＨＩＺＩ“Ｌ　ＩＩである）時に、発振回路１の発振周
波数が通常動作時の値よりも大きくなるように構成され
ていることである。具体的には、周波数切換回路２０と
インバータ回路Ｉ　−Ｉ５が直列に接続され、この直列
体の入力側と出力側とが接続されるとともに、この接続
点から発振回路１の出力が取り出されるように構成され
る。なお、その他の構成は従来例である第５図と同じで
ある。

周波数切換回路２０は２つのＮＡＮＤ回路ＮＡ１、ＮＡ
２と２つのトランスファゲートＧ２．Ｇ３とで構成され
ている。また、トランスファゲートＧ　は、Ｎチャネル
トランジスタＱ５とＰチャネルトランジスタＱ６が並列
接続されたものである。そして、Ｎチャネルトランジス
タＱ５のゲートにはテストモード信号φが入力される一
方、ＰチャネルトランジスタＱ６のゲートにはテストモ
ード信号φの反転信号φが入力されるように構成されて
いる。また、トランスファゲートＧ３は、Ｎチャネルト
ランジスタＱ７とＰチャネルトランジスタＱ８が並列接
続されたものである。そして、Ｎ％？ネルトランジスタ
Ｑ７のゲートにはテストモード信号φが入力される一方
、ＰチャネルトランジスタＱ８のゲートにはテストモー
ド信号φの反転信号φが入力されるように構成されてい
る。

インバータ回路Ｉ５の出力側と駆動回路２の入力側との
接続点はＮＡＮＤ回路ＮＡ１の一方の入力側に接続され
ている。そして、ＮＡＮＤ回路ＮＡ１により、インバー
タ回路■５の出力信号と信号φとの論理積の反転信号が
出力され、さらに、ＮＡＮＤ回路ＮＡ２により、ＮＡＮ
Ｄ回路ＮＡＩからの出力信号と信号下との論理積の反転
信号が出力されるように構成されている。また、ＮＡＮ
Ｄ回路ＮＡ２からの出力信号がトランスファゲートＧ３
を介してこの周波数切換回路２０の出力信号としてイン
バーター３の入力側に出力されるように構成されている
。さらに、この周波数切換回路２０の入力側と出力側と
がトランス７７ゲートＧ２を介して接続されている。

次に、第４図に示す発振回路１の動作について説明する
。まず、通常動作時には、信号φは゛［″であり、信号
φがＮチャネルおよびＰチャネルトランジスタＱ　、Ｇ
８のゲートに入力される一方、信号φはＩＩ　Ｈ１１で
あり、信号φがＮチャネルおよびＰチャネルトランジス
タＱ、Ｇ７のゲートに人力されるので、トランスファゲ
ートＧ２．Ｇ３はそれぞれ遮断状態、導通状態となる。

したかって、発振回路１より出力される信号の周波数は
ＮＡＮＤ回路ＮＡ１．ＮＡ２とインバータ回路Ｉ３〜１
．により決定される。　　　　

次に、テストモード時における第４図に示す発成回路１
の動作について説明する。ある時刻において通常動作か
らテストモードに切換わると、信号φは“Ｌ“′からＨ
″に切換ねる一方、信号φはＨ″から“′Ｌ″に切換ね
る。そして、１１　ＨＨである信号φがＮチャネルおよ
びＰチャネルトランジスタＱ５．Ｇ８のゲートに入力さ
れる一方、′“Ｌ　ＩＴである信号下がＮチャネルおよ
びＰチャネルトランジスタＱ、Ｇ７のゲートに入力され
るので、トランスファゲートＧ２．Ｇ３はそれぞれ導通
状態、遮断状態となる。したがって、発振回路１より出
力される信号の周波数はインバータ回路１３〜Ｉ５によ
り決定される。その結果、テストモード時には、通常動
作時と比べてＮＡＮＤ回路ＮＡ１．ＮＡ２が設けられて
いない分だけ高い周波数を有する信号が発振回路１より
出力される。

したがって、単位時間当りにノードＮ１に供給される電
荷量が増加して基板バイアス電位の値が通常動作時に比
べてより負の値になる。

なお、第４図に示す実施例においては、発振回路１を３
つのインバータ回路■３〜Ｉ５と２つのＮＡＮＤ回路Ｎ
ＡＩ、ＮＡ２を用いて構成したが、この組合せ以外にイ
ンバータ回路を＜２ｍ−１）個とＮＡＮＤ回路を２ｎ個
（ただしｍは２以上の整数、ｎは自然数である）組合せ
て発振回路を構成してもよい。

以上のように、データテスト時に、ノードＮ１と駆動回
路２との間に設けられたコンデンサの容量の大きさを通
常動作時の値よりも大きくすることや発振回路１の発振
周波数を通常動作時の値よりも大きくすることにより、
ノードＮ１に供給される電荷ｍを制御してテストモード
時の基板バイアス電位を通常動作時よりもより負の電位
に調整している。これにより、データテスト時のメモリ
セルの容量が通常動作時のそれよりも低くなり、テスト
時間が短縮される。

なお、上記実施例ではＰ型半導体基板により半導体記憶
装置が形成されている場合について説明したが、Ｎ型半
導体基板により半導体記憶装置が形成されている場合に
も本発明を適用して同様の効果を得ることができる。こ
の場合には、メモリセルに“し”を記憶させる時のテス
ト時間が問題となるが、テスト時の基板バイアス電位を
通常動作時のそれよりもより高くすることによりテスト
時間の短縮化を図ることができる。

〔発明の効果〕

以上のように、この発明によれば、制御信号に基づき、
通常動作時には第１基準電位が半導体基板に供給される
一方、テスト時にはメモリセルの容量を実質的に小さ（
するような第２基準電位が前記半導体基板に供給される
ように構成されているので、テスト時にはメモリセルの
容量の実質的な減少分だけテスト時間が短縮される効果
がある。

【図面の簡単な説明】 第１図は本発明の原理を示す図、第２図は本発明の一実
施例である半導体記憶装置の基板電位発生回路を示す図
、第３図は第２図に示す回路の動作タイミングチャート
、第４図は本発明の他の実施例である半導体記憶装置の
基板電位発生回路を示す図、第５図は従来の半導体記憶
装置の基板電位発生回路を示す図、第６図は第５図に示
す回路の動作タイミングチャートである。 図において、ｖ　　　、ｖ　　　’　は基板バイアスＳ
ＯＢ　　　ＳＯＢ 電位、φ、φは信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に複数のメモリセルを有する半導体
   記憶装置において、 制御信号に基づき、通常動作時には第１基準電位を前記
   半導体基板に供給する一方、テスト時には、前記メモリ
   セルの容量を通常動作時よりも実質的に小さくするよう
   な第２基準電位を前記半導体基板に供給する基板電位発
   生回路を設けたことを特徴とする半導体記憶装置。