JPH0270120A - 出力回路 - Google Patents
出力回路Info
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- JPH0270120A JPH0270120A JP63222802A JP22280288A JPH0270120A JP H0270120 A JPH0270120 A JP H0270120A JP 63222802 A JP63222802 A JP 63222802A JP 22280288 A JP22280288 A JP 22280288A JP H0270120 A JPH0270120 A JP H0270120A
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- Japan
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- output
- signal
- edge detection
- buffer circuit
- output buffer
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- 238000003708 edge detection Methods 0.000 claims abstract description 26
- 230000000630 rising effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＭＯＳ ＩＣ等の出力回
路に関する。
路に関する。
従来のこの種の出力回路を第２図に示す。
この出力回路は、入力端子Ｔ＋ ・出力端子Ｔ。
間に継続接続された前段のインバータＩ、と、Ｎ型及び
Ｐ型のトランジスタＱ５．Ｑ６を備えたＣＭＯ３型の出
力段のインバータとを有する出力バッファＩＡで構成さ
れている。
Ｐ型のトランジスタＱ５．Ｑ６を備えたＣＭＯ３型の出
力段のインバータとを有する出力バッファＩＡで構成さ
れている。
入力端子Ｔ＋から入力された入力信号ＩＮは、出力バッ
ファ回路ＩＡにより緩衝増幅され、出力端子Ｔｏから出
力される。このときの出力信号ＯＵＴ’の立上り及び立
下りの波形は、出力バッファ回路ＩＡのトランジスタＱ
５．Ｑ６の寸法によって決定される。
ファ回路ＩＡにより緩衝増幅され、出力端子Ｔｏから出
力される。このときの出力信号ＯＵＴ’の立上り及び立
下りの波形は、出力バッファ回路ＩＡのトランジスタＱ
５．Ｑ６の寸法によって決定される。
上述した従来の出力回路は、出力信号ＯＵＴ′の立」ユ
リ及び立下りの波形が出力段のトランジスタＱ５．Ｑ６
の寸法によって決定されるので、出力信号ＯＵＴ’の立
上りや立下りを急峻にしようとするとこれらトランジス
タＱ５．Ｑ６の寸法を大きくしなければならず、寸法を
大きくすると波形が低レベル、高レベルに変化した後で
も大きな電流が流れて消費電流が増加し、また、トラン
ジスタＱ５．Ｑ６の寸法を小さくすると流れる電流は小
さくてすむか立上り、立下りの波形がなまってしまうと
いう欠点がある。
リ及び立下りの波形が出力段のトランジスタＱ５．Ｑ６
の寸法によって決定されるので、出力信号ＯＵＴ’の立
上りや立下りを急峻にしようとするとこれらトランジス
タＱ５．Ｑ６の寸法を大きくしなければならず、寸法を
大きくすると波形が低レベル、高レベルに変化した後で
も大きな電流が流れて消費電流が増加し、また、トラン
ジスタＱ５．Ｑ６の寸法を小さくすると流れる電流は小
さくてすむか立上り、立下りの波形がなまってしまうと
いう欠点がある。
本発明の目的は、消費電流を低減し、かつ急峻に立上り
、立下りする波形の出力信号を得ることか゛できる出力
回路を提供することにある。
、立下りする波形の出力信号を得ることか゛できる出力
回路を提供することにある。
本発明の出力回路は、所定の寸法の第１及び第２のトラ
ンジスタを備え、入力端子からの入力信号に応じて低レ
ベル。高レベルの信号を出力端子へ伝達する出力バッフ
ァ回路と、前記入力信号の立上り及び立下りの少なくと
も一方を検出し、これら立上り及び立下りの少なくとも
一方から所定の期間エツジ検出信号を出力するエツジ検
出回路と、所定の寸法の第３及び第４のトランジスタを
備えかつ入力端及び出力端をそれぞれ前記入力端子及び
出力端子と対応して接続し、前記エツジ検出信号を入力
してこのエツジ検出信号が存在する期間内に前記入力信
号に応じて前記出力バッファ回路の出力信号と同相の低
レベル又は高レベルに変化する信号を出力し、前記エツ
ジ検出信号が存在しない期間では高出力インピーダンス
となる三状態出力バッファ回路とを有している。
ンジスタを備え、入力端子からの入力信号に応じて低レ
ベル。高レベルの信号を出力端子へ伝達する出力バッフ
ァ回路と、前記入力信号の立上り及び立下りの少なくと
も一方を検出し、これら立上り及び立下りの少なくとも
一方から所定の期間エツジ検出信号を出力するエツジ検
出回路と、所定の寸法の第３及び第４のトランジスタを
備えかつ入力端及び出力端をそれぞれ前記入力端子及び
出力端子と対応して接続し、前記エツジ検出信号を入力
してこのエツジ検出信号が存在する期間内に前記入力信
号に応じて前記出力バッファ回路の出力信号と同相の低
レベル又は高レベルに変化する信号を出力し、前記エツ
ジ検出信号が存在しない期間では高出力インピーダンス
となる三状態出力バッファ回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
出力バッファ回路１は、入力端子Ｔ１と出力端子Ｔｏと
の間に縦続接続された、前段のインバータ■１と、通常
の寸法のＮ型及びＰ型のトランジスタＱｌ、Ｑ２を備え
たＣＭＯＳ型のインバータとにより構成され、入力端子
Ｔ＋からの入力信号ＩＮに応じて通常の速さで低レベル
、高レベルに変化する信号（○ＵＴ＞を出力端子Ｔ。へ
伝達する。
の間に縦続接続された、前段のインバータ■１と、通常
の寸法のＮ型及びＰ型のトランジスタＱｌ、Ｑ２を備え
たＣＭＯＳ型のインバータとにより構成され、入力端子
Ｔ＋からの入力信号ＩＮに応じて通常の速さで低レベル
、高レベルに変化する信号（○ＵＴ＞を出力端子Ｔ。へ
伝達する。
エツジ検出回路２は、インバータＩ２，１．と排他的論
理和型のゲート回路ＧＩとを備え、入力信号ＩＮの立上
り及び立下りを検出してこれら立上り、立下りからイン
バータＩ２．Ｉ３の遅延時間で定まる短時間、エツジ検
出信号ＥＤを出力する。
理和型のゲート回路ＧＩとを備え、入力信号ＩＮの立上
り及び立下りを検出してこれら立上り、立下りからイン
バータＩ２．Ｉ３の遅延時間で定まる短時間、エツジ検
出信号ＥＤを出力する。
三状態出力バッファ回路３は、インバータエ。
と、ＮＯＲ，型及びＮＡＮＤ型のゲート回路Ｇ２゜Ｇ３
と、出力段のＣＭＯＳ型のインバータを形成しエツジ検
出信号ＥＤが存在する期間内に出力信号を立上り、立下
りさせるのに十分な寸法をもつＮ型及びＰ型トランジス
タＱ３．Ｇ４とを備え、入力端を入力端子Ｔ１に、また
出力端を出力端子Ｔｏに接続し、エツジ検出信号ＥＤを
入力してこのエツジ検出信号ＥＤが存在する期間内に入
力信号ＩＮに応じて出力バッファ回路１の出力信号と同
相の低レベル又は高レベルに変化する信号を出力し、エ
ツジ検出信号ＥＤが存在しない期間では出力インピーダ
ンスを高インピーダンスとする。
と、出力段のＣＭＯＳ型のインバータを形成しエツジ検
出信号ＥＤが存在する期間内に出力信号を立上り、立下
りさせるのに十分な寸法をもつＮ型及びＰ型トランジス
タＱ３．Ｇ４とを備え、入力端を入力端子Ｔ１に、また
出力端を出力端子Ｔｏに接続し、エツジ検出信号ＥＤを
入力してこのエツジ検出信号ＥＤが存在する期間内に入
力信号ＩＮに応じて出力バッファ回路１の出力信号と同
相の低レベル又は高レベルに変化する信号を出力し、エ
ツジ検出信号ＥＤが存在しない期間では出力インピーダ
ンスを高インピーダンスとする。
従って出力信号ＯＵＴは、立上り時及び立下り時の短期
間には出力バッファ回路１の出力信号と三状態出力バッ
ファ回路３の出力信号とが加算されるので、立上り、立
下りの波形は急峻となり、立上り、立下り後は出力バッ
ファ回路１の出力信号・のみとなり三状態出力バッファ
回路３はオフ状態となるので、消費電流を低減すること
ができる。
間には出力バッファ回路１の出力信号と三状態出力バッ
ファ回路３の出力信号とが加算されるので、立上り、立
下りの波形は急峻となり、立上り、立下り後は出力バッ
ファ回路１の出力信号・のみとなり三状態出力バッファ
回路３はオフ状態となるので、消費電流を低減すること
ができる。
以上説明したように本発明は、通常の立上り。
立下り特性をもつ出力バッファ回路のほかに、入力信号
の立上り、立下りを検出して短時間エツジ検出信号を出
力するエツジ検出回路と、このエツジ検出信号が存在す
る期間に出力信号を立上り。
の立上り、立下りを検出して短時間エツジ検出信号を出
力するエツジ検出回路と、このエツジ検出信号が存在す
る期間に出力信号を立上り。
立下りさせ、エツジ検出信号が存在しない期間では高出
力インピーダンスとなる三状態出力バッファ回路とを設
け、これら出力バッファ回路の出力信号と三状態出力バ
ッファ回路の出力信号とを加算して出力する揚成とする
ことにより、立上り立下りの波形をＹＩ浚にすることが
でき、かつ消費電流を低減することかできる効果かある
。
力インピーダンスとなる三状態出力バッファ回路とを設
け、これら出力バッファ回路の出力信号と三状態出力バ
ッファ回路の出力信号とを加算して出力する揚成とする
ことにより、立上り立下りの波形をＹＩ浚にすることが
でき、かつ消費電流を低減することかできる効果かある
。
第１図は本発明の一実施例を示す回路図、第２図は従来
の出力回路の一例を示す回路図である。 １．１Ａ・・・出力バッファ回路、２・・・エツジ検出
回路、３・・・三状悪出力バッファ回路、Ｇ１−Ｇ３・
・・ゲート回路、■１〜Ｉ５・・・インバータ、Ｑ１〜
Ｑ６ ・・トランジスタ。
の出力回路の一例を示す回路図である。 １．１Ａ・・・出力バッファ回路、２・・・エツジ検出
回路、３・・・三状悪出力バッファ回路、Ｇ１−Ｇ３・
・・ゲート回路、■１〜Ｉ５・・・インバータ、Ｑ１〜
Ｑ６ ・・トランジスタ。
Claims (1)
- 所定の寸法の第１及び第２のトランジスタを備え、入力
端子からの入力信号に応じて低レベル、高レベルの信号
を出力端子へ伝達する出力バッファ回路と、前記入力信
号の立上り及び立下りの少なくとも一方を検出し、これ
ら立上り及び立下りの少なくとも一方から所定の期間エ
ッジ検出信号を出力するエッジ検出回路と、所定の寸法
の第３及び第４のトランジスタを備えかつ入力端及び出
力端をそれぞれ前記入力端子及び出力端子と対応して接
続し、前記エッジ検出信号を入力してこのエッジ検出信
号が存在する期間内に前記入力信号に応じて前記出力バ
ッファ回路の出力信号と同相の低レベル又は高レベルに
変化する信号を出力し、前記エッジ検出信号が存在しな
い期間では高出力インピーダンスとなる三状態出力バッ
ファ回路とを有することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222802A JPH0270120A (ja) | 1988-09-05 | 1988-09-05 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222802A JPH0270120A (ja) | 1988-09-05 | 1988-09-05 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0270120A true JPH0270120A (ja) | 1990-03-09 |
Family
ID=16788125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222802A Pending JPH0270120A (ja) | 1988-09-05 | 1988-09-05 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0270120A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0511643A1 (en) * | 1991-04-30 | 1992-11-04 | Kabushiki Kaisha Toshiba | Output buffer circuit |
| EP0675601A1 (en) * | 1994-03-28 | 1995-10-04 | Motorola, Inc. | Circuit and method for enhancing logic transitions appearing on a line |
| EP0700599B1 (en) * | 1994-03-25 | 1998-07-01 | Koninklijke Philips Electronics N.V. | Cmos input with v cc? compensated dynamic threshold |
| EP0822663A3 (en) * | 1996-07-29 | 1999-04-14 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
| JP2005151577A (ja) * | 2003-11-13 | 2005-06-09 | Samsung Electronics Co Ltd | Ａｓｇ薄膜トランジスタ型液晶表示装置パネルのゲートラインを駆動するクロック信号及び反転クロック信号電圧レベルを制御するレベルシフター回路及び電圧レベル制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419351A (en) * | 1977-07-14 | 1979-02-14 | Nec Corp | Logic circuit of low power |
| JPS58172022A (ja) * | 1982-03-29 | 1983-10-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 駆動回路 |
-
1988
- 1988-09-05 JP JP63222802A patent/JPH0270120A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58172022A (ja) * | 1982-03-29 | 1983-10-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 駆動回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0511643A1 (en) * | 1991-04-30 | 1992-11-04 | Kabushiki Kaisha Toshiba | Output buffer circuit |
| JPH04329023A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 出力バッファ回路 |
| US5321326A (en) * | 1991-04-30 | 1994-06-14 | Kabushiki Kaisha Toshiba | Output buffer circuit |
| EP0700599B1 (en) * | 1994-03-25 | 1998-07-01 | Koninklijke Philips Electronics N.V. | Cmos input with v cc? compensated dynamic threshold |
| EP0675601A1 (en) * | 1994-03-28 | 1995-10-04 | Motorola, Inc. | Circuit and method for enhancing logic transitions appearing on a line |
| US5510739A (en) * | 1994-03-28 | 1996-04-23 | Motorola, Inc. | Circuit and method for enhancing logic transitions appearing on a line |
| EP0822663A3 (en) * | 1996-07-29 | 1999-04-14 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
| JP2005151577A (ja) * | 2003-11-13 | 2005-06-09 | Samsung Electronics Co Ltd | Ａｓｇ薄膜トランジスタ型液晶表示装置パネルのゲートラインを駆動するクロック信号及び反転クロック信号電圧レベルを制御するレベルシフター回路及び電圧レベル制御方法 |
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