JPH05145385A - Ｃｍｏｓ出力バツフア回路 - Google Patents
Ｃｍｏｓ出力バツフア回路Info
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- JPH05145385A JPH05145385A JP3329647A JP32964791A JPH05145385A JP H05145385 A JPH05145385 A JP H05145385A JP 3329647 A JP3329647 A JP 3329647A JP 32964791 A JP32964791 A JP 32964791A JP H05145385 A JPH05145385 A JP H05145385A
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- 230000005540 biological transmission Effects 0.000 claims description 28
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 低消費電力で且つスイッチングノイズの発生
を低減したＣＭＯＳ出力バッファ回路を提供する。 【構成】 電源と接地間に直列に接続されたＰチャネル
ＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ
４を設け、その接続点を出力端子２とし、ＰチャネルＭ
ＯＳトランジスタ３のゲートにはＮＡＮＤ素子５の出力
端子を接続し、ＮチャネルＭＯＳトランジスタ４のゲー
トにはＮＯＲ素子６の出力端子を接続する。そしてＮＡ
ＮＤ素子５及びＮＯＲ素子６の一方の入力端には、入力
端子１からの入力信号ＩＮを入力し、ＮＡＮＤ素子５及
びＮＯＲ素子６の他方の入力端には、遅延回路７を通し
た遅延入力信号ＩＮ′を入力する。
を低減したＣＭＯＳ出力バッファ回路を提供する。 【構成】 電源と接地間に直列に接続されたＰチャネル
ＭＯＳトランジスタ３とＮチャネルＭＯＳトランジスタ
４を設け、その接続点を出力端子２とし、ＰチャネルＭ
ＯＳトランジスタ３のゲートにはＮＡＮＤ素子５の出力
端子を接続し、ＮチャネルＭＯＳトランジスタ４のゲー
トにはＮＯＲ素子６の出力端子を接続する。そしてＮＡ
ＮＤ素子５及びＮＯＲ素子６の一方の入力端には、入力
端子１からの入力信号ＩＮを入力し、ＮＡＮＤ素子５及
びＮＯＲ素子６の他方の入力端には、遅延回路７を通し
た遅延入力信号ＩＮ′を入力する。
Description
【０００１】
【産業上の利用分野】この発明は、低消費電力で且つノ
イズの発生を少なくしたＣＭＯＳ出力バッファ回路に関
する。
イズの発生を少なくしたＣＭＯＳ出力バッファ回路に関
する。
【０００２】
【従来の技術】近年ＣＭＯＳデバイスの微細化による高
速化、並びに駆動能力の向上により、大電流を駆動する
ＣＭＯＳ出力バッファ回路においては、出力論理レベル
が“Ｌ”から“Ｈ”レベルへ、又は“Ｈ”から“Ｌ”レ
ベルへのスイッチング時に、Ｐチャネル及びＮチャネル
ＭＯＳトランジスタが同時にオンする期間内で、電源か
ら接地側へ電流が流れることによる消費電流の増大、更
にはこの貫通電流と外部負荷によりリンギングが発生
し、回路の誤動作、更にはスイッチングノイズによる他
機器への悪影響等が問題となっている。
速化、並びに駆動能力の向上により、大電流を駆動する
ＣＭＯＳ出力バッファ回路においては、出力論理レベル
が“Ｌ”から“Ｈ”レベルへ、又は“Ｈ”から“Ｌ”レ
ベルへのスイッチング時に、Ｐチャネル及びＮチャネル
ＭＯＳトランジスタが同時にオンする期間内で、電源か
ら接地側へ電流が流れることによる消費電流の増大、更
にはこの貫通電流と外部負荷によりリンギングが発生
し、回路の誤動作、更にはスイッチングノイズによる他
機器への悪影響等が問題となっている。
【０００３】これらの問題点を解決するために、特開平
２−１０１８１７号において従来技術として示している
ような手段により、貫通電流を低減し、消費電流及びス
イッチングノイズの低減を計ることが提案されている。
この提案手段の原理は、図６に示すように、２入力ＮＡ
ＮＤ素子104 と、２入力ＮＯＲ素子105 と、ＮＯＴ素子
103 と、電源と接地間に直列に接続されたＰチャネルＭ
ＯＳトランジスタ106とＮチャネルＭＯＳトランジスタ1
07 とを備え、ＮＯＲ素子105 の一方の入力端を接地レ
ベルに固定し、ＮＡＮＤ素子104 の一方の入力端をＮＯ
Ｔ素子103 により電源レベルに固定し、また出力バッフ
ァ回路の入力端子101 はＮＡＮＤ素子104 及びＮＯＲ素
子105 の他方の入力端に接続し、出力端子102 はＰチャ
ネルＭＯＳトランジスタ106 とＮチャネルＭＯＳトラン
ジスタ107 の接続点より導出するように構成されてい
る。
２−１０１８１７号において従来技術として示している
ような手段により、貫通電流を低減し、消費電流及びス
イッチングノイズの低減を計ることが提案されている。
この提案手段の原理は、図６に示すように、２入力ＮＡ
ＮＤ素子104 と、２入力ＮＯＲ素子105 と、ＮＯＴ素子
103 と、電源と接地間に直列に接続されたＰチャネルＭ
ＯＳトランジスタ106とＮチャネルＭＯＳトランジスタ1
07 とを備え、ＮＯＲ素子105 の一方の入力端を接地レ
ベルに固定し、ＮＡＮＤ素子104 の一方の入力端をＮＯ
Ｔ素子103 により電源レベルに固定し、また出力バッフ
ァ回路の入力端子101 はＮＡＮＤ素子104 及びＮＯＲ素
子105 の他方の入力端に接続し、出力端子102 はＰチャ
ネルＭＯＳトランジスタ106 とＮチャネルＭＯＳトラン
ジスタ107 の接続点より導出するように構成されてい
る。
【０００４】そして図７に示すような入力信号ＩＮが印
加されると、ＮＡＮＤ素子104 の論理スレシホールド電
圧をＶb 、ＮＯＲ素子105 の論理スレシホールド電圧を
Ｖa としたとき、同一サイズのＭＯＳトランジスタでＮ
ＡＮＤ素子及びＮＯＲ素子を構成した場合には、Ｖa ＜
Ｖb となる関係を利用して、ＮＡＮＤ素子104 及びＮＯ
Ｒ素子105 の各出力端、すなわちノードＡ，Ｂの信号波
形を図７に示すように生成し、ＰチャネルＭＯＳトラン
ジスタ106 及びＮチャネルＭＯＳトランジスタ107 が同
時にＯＮしないようにするものである。なお図７におい
て、ＯＵＴは出力信号波形である。
加されると、ＮＡＮＤ素子104 の論理スレシホールド電
圧をＶb 、ＮＯＲ素子105 の論理スレシホールド電圧を
Ｖa としたとき、同一サイズのＭＯＳトランジスタでＮ
ＡＮＤ素子及びＮＯＲ素子を構成した場合には、Ｖa ＜
Ｖb となる関係を利用して、ＮＡＮＤ素子104 及びＮＯ
Ｒ素子105 の各出力端、すなわちノードＡ，Ｂの信号波
形を図７に示すように生成し、ＰチャネルＭＯＳトラン
ジスタ106 及びＮチャネルＭＯＳトランジスタ107 が同
時にＯＮしないようにするものである。なお図７におい
て、ＯＵＴは出力信号波形である。
【０００５】
【発明が解決しようとする課題】ところが、上記提案の
ＣＭＯＳ出力バッファ回路においては、デバイスの微細
化により素子のスピードが向上し、更に微細化による駆
動能力の向上により、図７に示す入力信号ＩＮの立ち上
がり時間及び立ち下がり時間が短くなった場合、ノード
Ａ，Ｂにおける信号はほぼ同時に変化し、ＮＡＮＤ素子
104 の“Ｈ”から“Ｌ”レベルへのスイッチング時間並
びに“Ｌ”から“Ｈ”レベルへのスイッチング時間と、
ＮＯＲ素子105 スイッチング時間の差による、Ｐチャネ
ル及びＮチャネルＭＯＳトランジスタ106 ，107 が同時
にＯＮしない期間が得にくくなるだけでなく、素子の微
細化による高速化によって、その時間差は極めて短くな
り、素子のバラツキ等により十分な効果が達成できなく
なるという問題点があった。
ＣＭＯＳ出力バッファ回路においては、デバイスの微細
化により素子のスピードが向上し、更に微細化による駆
動能力の向上により、図７に示す入力信号ＩＮの立ち上
がり時間及び立ち下がり時間が短くなった場合、ノード
Ａ，Ｂにおける信号はほぼ同時に変化し、ＮＡＮＤ素子
104 の“Ｈ”から“Ｌ”レベルへのスイッチング時間並
びに“Ｌ”から“Ｈ”レベルへのスイッチング時間と、
ＮＯＲ素子105 スイッチング時間の差による、Ｐチャネ
ル及びＮチャネルＭＯＳトランジスタ106 ，107 が同時
にＯＮしない期間が得にくくなるだけでなく、素子の微
細化による高速化によって、その時間差は極めて短くな
り、素子のバラツキ等により十分な効果が達成できなく
なるという問題点があった。
【０００６】本発明は、従来のＣＭＯＳ出力バッファ回
路における上記問題点を解消するためになされたもの
で、素子スピードが向上しても確実に出力バッファ用の
Ｐチャネル及びＮチャネルＭＯＳトランジスタが同時に
ＯＮする期間をなくし、貫通電流による消費電流及びス
イッチングノイズの低減を計ったＣＭＯＳ出力バッファ
回路を提供することを目的とする。
路における上記問題点を解消するためになされたもの
で、素子スピードが向上しても確実に出力バッファ用の
Ｐチャネル及びＮチャネルＭＯＳトランジスタが同時に
ＯＮする期間をなくし、貫通電流による消費電流及びス
イッチングノイズの低減を計ったＣＭＯＳ出力バッファ
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、Ｐ
チャネルＭＯＳトランジスタ３及びＮチャネルＭＯＳト
ランジスタ４で構成されるＣＭＯＳ出力バッファ回路最
終段のＰチャネルＭＯＳトランジスタ３のゲートをＮＡ
ＮＤ素子５を介して駆動し、ＮチャネルＭＯＳトランジ
スタ４のゲートをＮＯＲ素子６を介して駆動するように
したＣＭＯＳ出力バッファ回路において、ＮＡＮＤ素子
５及びＮＯＲ素子６の一方の入力端には入力信号ＩＮを
入力し、ＮＡＮＤ素子５及びＮＯＲ素子６の他方の入力
端には、入力信号ＩＮを遅延回路７を通して得られる遅
延入力信号ＩＮ′を入力するように構成するものであ
る。
決するため、本発明は、図１の概念図に示すように、Ｐ
チャネルＭＯＳトランジスタ３及びＮチャネルＭＯＳト
ランジスタ４で構成されるＣＭＯＳ出力バッファ回路最
終段のＰチャネルＭＯＳトランジスタ３のゲートをＮＡ
ＮＤ素子５を介して駆動し、ＮチャネルＭＯＳトランジ
スタ４のゲートをＮＯＲ素子６を介して駆動するように
したＣＭＯＳ出力バッファ回路において、ＮＡＮＤ素子
５及びＮＯＲ素子６の一方の入力端には入力信号ＩＮを
入力し、ＮＡＮＤ素子５及びＮＯＲ素子６の他方の入力
端には、入力信号ＩＮを遅延回路７を通して得られる遅
延入力信号ＩＮ′を入力するように構成するものであ
る。
【０００８】このように構成したＣＭＯＳ出力バッファ
回路においては、入力信号ＩＮを遅延回路７に入力する
ことにより、図２のタイミングチャートに示すような遅
延入力信号ＩＮ′が生成される。そして入力信号ＩＮと
遅延入力信号ＩＮ′をＮＡＮＤ素子５及びＮＯＲ素子６
に入力することにより、ＮＡＮＤ素子５及びＮＯＲ素子
６からの出力信号Ａ，Ｂが生成され、それぞれＰチャネ
ルＭＯＳトランジスタ３及びＮチャネルＭＯＳトランジ
スタ４に入力される。これにより出力バッファ回路最終
段のＰチャネルＭＯＳトランジスタ３及びＮチャネルＭ
ＯＳトランジスタ４が同時にＯＮしない期間は、ＮＡＮ
Ｄ素子５及びＮＯＲ素子６の“Ｈ”から“Ｌ”レベル又
は“Ｌ”から“Ｈ”レベルへの伝播遅延時間に加え、入
力信号ＩＮと遅延回路７による遅延入力信号ＩＮ′の時
間差分の期間だけ確保でき、確実に両方のトランジスタ
３，４がＯＮする期間をなくし、これにより貫通電流及
びスイッチングノイズの低減化を実現することができ
る。
回路においては、入力信号ＩＮを遅延回路７に入力する
ことにより、図２のタイミングチャートに示すような遅
延入力信号ＩＮ′が生成される。そして入力信号ＩＮと
遅延入力信号ＩＮ′をＮＡＮＤ素子５及びＮＯＲ素子６
に入力することにより、ＮＡＮＤ素子５及びＮＯＲ素子
６からの出力信号Ａ，Ｂが生成され、それぞれＰチャネ
ルＭＯＳトランジスタ３及びＮチャネルＭＯＳトランジ
スタ４に入力される。これにより出力バッファ回路最終
段のＰチャネルＭＯＳトランジスタ３及びＮチャネルＭ
ＯＳトランジスタ４が同時にＯＮしない期間は、ＮＡＮ
Ｄ素子５及びＮＯＲ素子６の“Ｈ”から“Ｌ”レベル又
は“Ｌ”から“Ｈ”レベルへの伝播遅延時間に加え、入
力信号ＩＮと遅延回路７による遅延入力信号ＩＮ′の時
間差分の期間だけ確保でき、確実に両方のトランジスタ
３，４がＯＮする期間をなくし、これにより貫通電流及
びスイッチングノイズの低減化を実現することができ
る。
【０００９】
【実施例】次に実施例について説明する。図３は、本発
明に係るＣＭＯＳ出力バッファ回路の第１実施例を示す
回路構成図で、図１に示した概念図と同一又は対応部材
には同一符号を付して示している。図において、１は出
力バッファ回路への入力信号ＩＮへの入力端子、２は出
力バッファ回路の出力信号ＯＵＴの出力端子、11及び12
はＣＭＯＳトランジスタからなるトランスミッションゲ
ート、５は２入力ＮＡＮＤ素子、６は２入力ＮＯＲ素子
であり、３はＰチャネルＭＯＳトランジスタ、４はＮチ
ャネルＭＯＳトランジスタで、電源と接地間に直列に接
続されている。そして入力端子１は図示のように、ＮＡ
ＮＤ素子５及びＮＯＲ素子６の一方の入力端、並びにト
ランスミッションゲート11，12の一方の入出力端子に接
続され、またトランスミッションゲート11の他方の入出
力端子はＮＡＮＤ素子５の他方の入力端に接続され、ト
ランスミッションゲート12の他方の入出力端子はＮＯＲ
素子６の他方の入力端に接続されている。またＮＡＮＤ
素子５の出力端子はＰチャネルＭＯＳトランジスタ３の
ゲート及びトランスミッションゲート11の各ゲート入力
端子へ接続され、ＮＯＲ素子６の出力端子はＮチャネル
ＭＯＳトランジスタ４のゲート及びトランスミッション
ゲート12の各ゲート入力端子にそれぞれ接続されてい
る。
明に係るＣＭＯＳ出力バッファ回路の第１実施例を示す
回路構成図で、図１に示した概念図と同一又は対応部材
には同一符号を付して示している。図において、１は出
力バッファ回路への入力信号ＩＮへの入力端子、２は出
力バッファ回路の出力信号ＯＵＴの出力端子、11及び12
はＣＭＯＳトランジスタからなるトランスミッションゲ
ート、５は２入力ＮＡＮＤ素子、６は２入力ＮＯＲ素子
であり、３はＰチャネルＭＯＳトランジスタ、４はＮチ
ャネルＭＯＳトランジスタで、電源と接地間に直列に接
続されている。そして入力端子１は図示のように、ＮＡ
ＮＤ素子５及びＮＯＲ素子６の一方の入力端、並びにト
ランスミッションゲート11，12の一方の入出力端子に接
続され、またトランスミッションゲート11の他方の入出
力端子はＮＡＮＤ素子５の他方の入力端に接続され、ト
ランスミッションゲート12の他方の入出力端子はＮＯＲ
素子６の他方の入力端に接続されている。またＮＡＮＤ
素子５の出力端子はＰチャネルＭＯＳトランジスタ３の
ゲート及びトランスミッションゲート11の各ゲート入力
端子へ接続され、ＮＯＲ素子６の出力端子はＮチャネル
ＭＯＳトランジスタ４のゲート及びトランスミッション
ゲート12の各ゲート入力端子にそれぞれ接続されてい
る。
【００１０】次に、このように構成されたＣＭＯＳ出力
バッファ回路の動作を、図４に示したタイミングチャー
トに基づいて説明する。なお回路の状態は、出力は
“Ｌ”レベル、入力も“Ｌ”レベルとして説明する。ま
ず入力信号ＩＮが“Ｌ”レベルで出力信号ＯＵＴが
“Ｌ”レベルのとき、ＮＡＮＤ素子５の出力Ｃは“Ｈ”
レベル、ＮＯＲ素子６の出力Ｄも“Ｈ”レベルになって
いる。このとき、入力信号ＩＮが“Ｈ”レベルに変化す
ると、ＮＯＲ素子６の出力Ｄが図４に示すように、直ち
に“Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ
４をＯＦＦする。更にトランスミッションゲート11にお
いては、ＮＡＮＤ素子５の出力Ｃが“Ｈ”レベルである
ことから、トランスミッションゲート11を構成している
ＮチャネルＭＯＳトランジスタのみがＯＮとなり、この
ＭＯＳトランジスタのＯＮ抵抗と、ＮＡＮＤ素子５のゲ
ート容量による遅延により、その出力Ａは入力信号ＩＮ
の変化に遅れて、図４に示すように“Ｌ”から“Ｈ”レ
ベルへ変化し、これによりＮＡＮＤ素子５の出力Ｃは
“Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ３
がＯＮとなって、出力信号ＯＵＴが“Ｈ”レベルとな
る。一方、トランスミッションゲート12は、ＮＯＲ素子
６の出力Ｄが“Ｌ”レベルのため、トランスミッション
ゲート12を構成しているＰチャネルＭＯＳトランジスタ
のみがＯＮとなり、図４に示すように入力信号ＩＮの変
化に遅れて、その出力Ｂは“Ｈ”レベルとなる。
バッファ回路の動作を、図４に示したタイミングチャー
トに基づいて説明する。なお回路の状態は、出力は
“Ｌ”レベル、入力も“Ｌ”レベルとして説明する。ま
ず入力信号ＩＮが“Ｌ”レベルで出力信号ＯＵＴが
“Ｌ”レベルのとき、ＮＡＮＤ素子５の出力Ｃは“Ｈ”
レベル、ＮＯＲ素子６の出力Ｄも“Ｈ”レベルになって
いる。このとき、入力信号ＩＮが“Ｈ”レベルに変化す
ると、ＮＯＲ素子６の出力Ｄが図４に示すように、直ち
に“Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ
４をＯＦＦする。更にトランスミッションゲート11にお
いては、ＮＡＮＤ素子５の出力Ｃが“Ｈ”レベルである
ことから、トランスミッションゲート11を構成している
ＮチャネルＭＯＳトランジスタのみがＯＮとなり、この
ＭＯＳトランジスタのＯＮ抵抗と、ＮＡＮＤ素子５のゲ
ート容量による遅延により、その出力Ａは入力信号ＩＮ
の変化に遅れて、図４に示すように“Ｌ”から“Ｈ”レ
ベルへ変化し、これによりＮＡＮＤ素子５の出力Ｃは
“Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ３
がＯＮとなって、出力信号ＯＵＴが“Ｈ”レベルとな
る。一方、トランスミッションゲート12は、ＮＯＲ素子
６の出力Ｄが“Ｌ”レベルのため、トランスミッション
ゲート12を構成しているＰチャネルＭＯＳトランジスタ
のみがＯＮとなり、図４に示すように入力信号ＩＮの変
化に遅れて、その出力Ｂは“Ｈ”レベルとなる。
【００１１】次に入力信号ＩＮが“Ｌ”レベルに変化す
ると、ＮＡＮＤ素子５の出力Ｃは直ちに“Ｈ”レベルと
なり、ＰチャネルＭＯＳトランジスタ３はＯＦＦする。
更にトランスミッションゲート12においては、ＮＯＲ素
子６の出力Ｄが“Ｌ”レベルであることから、トランス
ミッションゲート12を構成しているＰチャネルＭＯＳト
ランジスタがＯＮし、その出力Ｂは入力信号ＩＮの変化
に遅れて、図４に示すように“Ｌ”レベルとなり、ＮＯ
Ｒ素子６の出力Ｄは“Ｈ”レベルとなってＮチャネルＭ
ＯＳトランジスタ４がＯＮし、出力信号ＯＵＴが“Ｌ”
レベルとなる。一方、トランスミッションゲート11は、
ＮＡＮＤ素子５の出力Ｃが“Ｈ”レベルのため、該トラ
ンスミッションゲート11を構成しているＮチャネルＭＯ
ＳトランジスタがＯＮとなり、その出力Ａは図４に示す
ように入力信号ＩＮの変化に遅れて“Ｌ”レベルとな
る。
ると、ＮＡＮＤ素子５の出力Ｃは直ちに“Ｈ”レベルと
なり、ＰチャネルＭＯＳトランジスタ３はＯＦＦする。
更にトランスミッションゲート12においては、ＮＯＲ素
子６の出力Ｄが“Ｌ”レベルであることから、トランス
ミッションゲート12を構成しているＰチャネルＭＯＳト
ランジスタがＯＮし、その出力Ｂは入力信号ＩＮの変化
に遅れて、図４に示すように“Ｌ”レベルとなり、ＮＯ
Ｒ素子６の出力Ｄは“Ｈ”レベルとなってＮチャネルＭ
ＯＳトランジスタ４がＯＮし、出力信号ＯＵＴが“Ｌ”
レベルとなる。一方、トランスミッションゲート11は、
ＮＡＮＤ素子５の出力Ｃが“Ｈ”レベルのため、該トラ
ンスミッションゲート11を構成しているＮチャネルＭＯ
ＳトランジスタがＯＮとなり、その出力Ａは図４に示す
ように入力信号ＩＮの変化に遅れて“Ｌ”レベルとな
る。
【００１２】このように、トランスミッションゲート1
1，12は、ＮＡＮＤ素子５及びＮＯＲ素子６のスイッチ
ング時には、トランスミッションゲート11ではＮチャネ
ルＭＯＳトランジスタがＯＮし、トランスミッションゲ
ート12ではＰチャネルＭＯＳトランジスタがＯＮして、
そのＯＮ抵抗と、ＮＡＮＤ素子５及びＮＯＲ素子６のゲ
ート容量により遅延を生成しているが、スイッチング後
の定常状態においては、トランスミッションゲート11で
はＰチャネルＭＯＳトランジスタにより、トランスミッ
ションゲート12ではＮチャネルＭＯＳトランジスタによ
り、その出力であるノードＡ，Ｂの電位を保つように動
作する。
1，12は、ＮＡＮＤ素子５及びＮＯＲ素子６のスイッチ
ング時には、トランスミッションゲート11ではＮチャネ
ルＭＯＳトランジスタがＯＮし、トランスミッションゲ
ート12ではＰチャネルＭＯＳトランジスタがＯＮして、
そのＯＮ抵抗と、ＮＡＮＤ素子５及びＮＯＲ素子６のゲ
ート容量により遅延を生成しているが、スイッチング後
の定常状態においては、トランスミッションゲート11で
はＰチャネルＭＯＳトランジスタにより、トランスミッ
ションゲート12ではＮチャネルＭＯＳトランジスタによ
り、その出力であるノードＡ，Ｂの電位を保つように動
作する。
【００１３】次に第２実施例を図５に基づいて説明す
る。上記第１実施例では、ＮＡＮＤ素子及びＮＯＲ素子
として２入力素子を用いたものを示したが、この第２実
施例は、図に示すように、多入力のＮＡＮＤ素子15及び
ＮＯＲ素子16を用い、それらの１つの入力端にはそれぞ
れ入力信号ＩＮを入力し、残りの入力端には各トランス
ミッションゲート11，12の他方の入出力端子を共通に接
続して構成したものである。
る。上記第１実施例では、ＮＡＮＤ素子及びＮＯＲ素子
として２入力素子を用いたものを示したが、この第２実
施例は、図に示すように、多入力のＮＡＮＤ素子15及び
ＮＯＲ素子16を用い、それらの１つの入力端にはそれぞ
れ入力信号ＩＮを入力し、残りの入力端には各トランス
ミッションゲート11，12の他方の入出力端子を共通に接
続して構成したものである。
【００１４】このように構成したＣＭＯＳ出力バッファ
回路においては、ＮＡＮＤ素子及びＮＯＲ素子を多入力
として遅延を増加させるだけでなく、トランスミッショ
ンゲートを構成するＭＯＳトランジスタのＯＮ抵抗と、
ＮＡＮＤ素子及びＮＯＲ素子のゲート容量により、各ト
ランスミッションゲートの出力であるノードＡ，Ｂの波
形になまりをもたせ、ＮＡＮＤ素子とＮＯＲ素子の論理
反転電圧の差異を利用して、入力信号ＩＮから遅延波形
を生成し、同様の効果を得ることができる。
回路においては、ＮＡＮＤ素子及びＮＯＲ素子を多入力
として遅延を増加させるだけでなく、トランスミッショ
ンゲートを構成するＭＯＳトランジスタのＯＮ抵抗と、
ＮＡＮＤ素子及びＮＯＲ素子のゲート容量により、各ト
ランスミッションゲートの出力であるノードＡ，Ｂの波
形になまりをもたせ、ＮＡＮＤ素子とＮＯＲ素子の論理
反転電圧の差異を利用して、入力信号ＩＮから遅延波形
を生成し、同様の効果を得ることができる。
【００１５】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＣＭＯＳ出力バッファ回路の最終段の
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタが同時にＯＮしない期間は、入力信号と遅延回
路による遅延入力信号の時間差分の期間だけ確保できる
ので、確実に両方のトランジスタがＯＮする期間をなく
し、貫通電流及びスイッチングノイズの低減化を計るこ
とができる。
本発明によれば、ＣＭＯＳ出力バッファ回路の最終段の
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタが同時にＯＮしない期間は、入力信号と遅延回
路による遅延入力信号の時間差分の期間だけ確保できる
ので、確実に両方のトランジスタがＯＮする期間をなく
し、貫通電流及びスイッチングノイズの低減化を計るこ
とができる。
【図１】本発明のＣＭＯＳ出力バッファ回路の原理を示
す概念図である。
す概念図である。
【図２】図１に示したＣＭＯＳ出力バッファ回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図３】本発明の第１実施例を示す回路構成図である。
【図４】第１実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図５】本発明の第２実施例を示す回路構成図である。
【図６】従来のＣＭＯＳ出力バッファ回路の構成例を示
す回路構成図である。
す回路構成図である。
【図７】図６に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 入力端子 ２ 出力端子 ３ ＰチャネルＭＯＳトランジスタ ４ ＮチャネルＭＯＳトランジスタ ５ ＮＡＮＤ素子 ６ ＮＯＲ素子 ７ 遅延回路
Claims (4)
- 【請求項１】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタで構成されるＣＭＯＳ出力バ
ッファ回路最終段のＰチャネルＭＯＳトランジスタのゲ
ートをＮＡＮＤ素子を介して駆動し、ＮチャネルＭＯＳ
トランジスタのゲートをＮＯＲ素子を介して駆動するよ
うにしたＣＭＯＳ出力バッファ回路において、ＮＡＮＤ
素子及びＮＯＲ素子の一方の入力端には入力信号を入力
し、ＮＡＮＤ素子及びＮＯＲ素子の他方の入力端には入
力信号を遅延回路を介して入力するように構成したこと
を特徴とするＣＭＯＳ出力バッファ回路。 - 【請求項２】 前記遅延回路を２つのＣＭＯＳトランス
ミッションゲートで構成し、第１のＣＭＯＳトランスミ
ッションゲートの一方の入出力端子には入力信号を入力
し他方の入出力端子は前記ＮＡＮＤ素子の他方の入力端
に接続し、ゲート入力端子には該ＮＡＮＤ素子の出力を
入力するようにし、第２のＣＭＯＳトランスミッション
ゲートの一方の入出力端子には入力信号を入力し他方の
入出力端子は前記ＮＯＲ素子の他方の入力端に接続し、
ゲート入力端子には該ＮＯＲ素子の出力を入力するよう
に構成したことを特徴とする請求項１記載のＣＭＯＳ出
力バッファ回路。 - 【請求項３】 前記ＣＭＯＳトランスミッションゲート
は、該ＣＭＯＳトランスミッションゲートを構成するＰ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタのいずれか一方をオン状態として動作させるよ
うに構成されていることを特徴とする請求項２記載のＣ
ＭＯＳ出力バッファ回路。 - 【請求項４】 前記ＮＡＮＤ素子及びＮＯＲ素子を多入
力素子で構成し、該ＮＡＮＤ素子及びＮＯＲ素子の１つ
の入力端にそれぞれ入力信号を入力し、残りの入力端に
前記各ＣＭＯＳトランスミッションゲートの他方の入出
力端子を接続していることを特徴とする請求項２又は３
記載のＣＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329647A JPH05145385A (ja) | 1991-11-20 | 1991-11-20 | Ｃｍｏｓ出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329647A JPH05145385A (ja) | 1991-11-20 | 1991-11-20 | Ｃｍｏｓ出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145385A true JPH05145385A (ja) | 1993-06-11 |
Family
ID=18223684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3329647A Withdrawn JPH05145385A (ja) | 1991-11-20 | 1991-11-20 | Ｃｍｏｓ出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| KR20020057294A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 스위칭 노이즈를 감소시킨 씨모스 드라이버 |
-
1991
- 1991-11-20 JP JP3329647A patent/JPH05145385A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| KR20020057294A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 스위칭 노이즈를 감소시킨 씨모스 드라이버 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |