JPH027140A - メモリ・アクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 モリとの間のメモリ・アクセス方式に関するものである
。

［従来の技術］ 第５図は従来のメモリ・アクセスを行う回路図の一例で
、データ幅はＣＰＵが１６ビットで、メモリが８ビット
の場合を示す。図において（１）はデータ幅１６ビット
のＣＰＵ、（２）はデータ幅１６ビットのメイン・メモ
リ、（３）はデータ幅８ビットのメモリで、（４）はメ
モリ（３）のデータ・バスとＣＰ　Ｕ　（１）のデータ
争バスとの間のバッファである。

（５）はＣＰ　Ｕ　（１）のコントロール・バス、（６
）はアドレス・バス、（７）はデータ・バス１６ビット
中の上位バイト（Ｄ１５〜Ｄ８）のデータ・バス、（８
）は同様に下位バイト（Ｄ７〜Ｄｏ）のデータ・バス、
（９）はメモリ（３）のデータ・バスで、（１０）はメ
モリ（３）をアクセスする際のタイミング生成回路であ
る。

（１１）はタイミング生成回路（１０）によって作られ
たメモリ（３）へのり−ド／ライト信号（以下ＲＷ倍信
号略す。）　、（１２）はＣＰ　Ｕ　（１）へのアクノ
リッジ信号（以下ＡＣＫ信号と略す。）である。

また、第６図はメモリ（３）に対してＣＰ　Ｕ　（１）
が１６ビットのデータのリード動作を行った時のタイミ
ングを示すタイムチャートである。

次に動作について説明する。ＣＰ　Ｕ　（１）が１６ビ
ットのデータ・バスをもつメイン・メモリ（２）に対し
てアクセスする場合、メイン・メモリ（２）及びＣＰ　
Ｕ　（１）ともに１６ビットのデータ幅を持っているた
め、ＣＰＵ（１）の１サイクルでアクセスが可能である
。

次にＣＰ　Ｕ　（１）が８ビットのデータ幅しかもたな
いメモリ（３）に対して１６ビットデータのリードアク
セスを行う場合を考える。ＣＰ　Ｕ　（１）は、コント
ロール争バス（５）及びアドレス・バス（６）にそれぞ
れリードを行う為に必要な信号及びメモリ（３）のアド
レス信号【第６図の例ではＮ）を出力する。タイミング
生成回路（１０）はコントロール・バス（５）からの信
号を受けてメモリ（３）に対しＲＷ倍信号１１）を出力
する。

メモリ（３）はアドレス・バス（８）上のアドレス信号
及びＲＷ倍信号１１）を受けると、８ビットのデータ（
ＭＤＯ〜７）をメモリデータ・バス（９）に送出し、デ
ータバッファ（４）及び上位バイト側のデータ・バス（
７）を通じて、ＣＰ　Ｕ　（１）にデータ（Ｄ１５〜８
）が出力される。また、タイミング生成回路（１０）か
らＣＰ　Ｕ　（１）に対するＡＣＫ信号（１１）も送出
され、この信号を受けるとデータ・バス（ア）上のデー
タがＣＰ　Ｕ　（１）に取り込まれアクセスすべきＩＢ
ビット中の上位バイトのデータリードが完了する。

続いて、下位の８ビットをアクセスするために、ＣＰ　
Ｕ　（１）はアドレスを＋１増加しくＮ＋１）、上記と
同様のサイクルを行って、メモリ（３）より下位８ビッ
トのデータを読み込む。

以上のアクセスのタイミングは第６図に示す通りで、１
バイトのリードサイクルを２回行うことで、メモリ（３
）より１６ビットのデータを取り出すことになる。

［発明が解決しようとする課題］ 従来の８ビット・メモリへのアクセス方式は以上のよう
に処理されているので、ＣＰＵ（１）が８ビット幅のメ
モリ（３）から１６ビットのデータを読み書きしたい場
合には、リードあるいはライトサイクルを２回繰り返し
て行なわなければならず、アクセスに時間がかかるとい
う問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、データ幅８ビットのメモリに対して１６ビ
ット以上のデータのリード／ライトを高速に行うことが
できるメモリ・アクセス方式を得ることを目的とする。

［課題を解決するための手段］ この発明に係るメモリ・アクセス方式は、データ・バス
１６ビット以上をもつＣＰＵとデーターバス８ビットメ
モリとの間のアクセス方式において、ＣＰＵのデータ・
バスとメモリのデータφバスとの間に、双方向のラッチ
付きトランシーバ／レジ、（を所定数設け、更に、ＣＰ
Ｕのアドレス・バスとメモリのアドレスとの間にアドレ
スインクリメント用のアドレス・カウンタを設けたもの
である。

「作用」 この発明においては、８ビットメモリから１６ビット以
上のデータをアクセスする際には、アドレス・カウンタ
からのアドレスをインクリメントしながら、トランシー
バ／レシーバを介してメモリに対して８ビットずつアク
セスする。このようにして、８ビットのメモリから１６
ビット以上のデータを１サイクルでアクセスする。

［実施例コ 以下この発明の実施例を図について説明する。

第１図はこの発明の一実施例のメモリ・アクセス方式に
係る回路構成図である。図において、（１３）は双方向
のラッチ付トランシーバ／レシーバ（以下ラッチ１とす
る。）で、メモリ（３）とデータφバス（上位バイト）
（７）との間に設けられる。

（１４）は双方向のラッチ付トランシーバ／レシーバ（
１５）はアドレス・カウンタで、アドレス・バス（６）
のアドレス信号を１度ラッチし、かつカウントアツプす
る。

（１６）はラッチ１　（１３）の出力コントロール信号
（以下ＥＮＩ信号とする。）　　（１７）はラッチ２（
１４）の出力コントロール信号（以下ＥＮ２信号とする
。）、（１ｇ）はラッチ１　（１３）及びラッチ２　（
１４）の入出力方向を決める信号（以下ＤＩＲ信号とす
る。）　、（１９）はラッチ１　（１３）のデータラッ
チ信号（以下Ｔ１信号とする。）で、（２０）はラッチ
２（１４）のデータラッチ信号（以下Ｔ２信号とする。

）である。

（２１）はメモリ（３）へアクセスする際のコントロー
ル信号を作り出すタイミング生成回路、（２２）はアド
レス・カウンタ（１５）によって生成されるメモリ（３
）へのアドレス信号で、（２３）はアドレス争カウンタ
（１５）へのカウントアツプ信号である。

第２図はラッチ１　（１３）及びラッチ２　（１４）の
内部構成を示した回路図で、また、第３図はＣＰＵ（１
）がメモリ（３）に対して１６ビットデータのリードア
クセスを行う際のデータの流れを示した説明図で、第４
図はこの時の各信号のタイミングを示すタイムチャート
である。

次に動作について説明する。第１図においてＣＰ　Ｕ　
（１）がメモリ（３）に対して１６とットデータのリー
ドアクセスを行う場合を考える。Ｃ’Ｐ　Ｕ　（１）は
メモリ（３）へのアクセスを行うためにコントロール・
バス（５）及びアドレス・バス（６）に必要なタイミン
グ及びアドレスを送出する。アドレス・バス（６）のア
ドレスはアドレス・カウンタ（１５）に−度ラッチされ
、まず上位バイトのアドレス信号がメモリアドレス・バ
ス（２２）を通じてメモリ（３）に与えられる。同時に
、コントロール・バス（５）の制御信号はタイミング生
成回路（２１）に与えられ、タイミング生成回路（２１
）によりＲＷ倍信号１１）がメモリ（３）に、更にＥＮ
Ｉ信号（１６）、ＥＮ２信号（１７）、ＤＩＲ信号（１
８）、ＴＩ倍信号１９）及びＴ２信号（２０うがラッチ
１　（１３）及びラッチ２　（１４）に与えられる。

メモリ（３）はＲＷ倍信号１１）及びメモリアドレス信
号（２２）を受け、メモリデータ・バス（９）に上位バ
イトのデータを出力する。この時、ＥＮＩ信号（１６）
及びＥＮ２信号（１７）によりラッチ１　（１３）はラ
ッチ有効、ラッチ２　（１４）はラッチ無効となってお
り、メモリデータ・バス（９）上のデータはＴ１信号（
１９）により一度ラッチ１　（１３）にラッチされる。

第３図の■にこの状態を示す。また、このときの各信号
の状態は第４図の■の領域に示されるとおりである。

上位バイトがラッチ１　（１３）にラッチされた後、タ
イミング生成回路（２１）はカウントアツプ信号（２３
）をアドレス・カウンタ（１５）の送出し、アドレスカ
ウンタ（１５）はカウントアツプしてアドレスをインク
リメントして１個更新し、メモリアドレス・バス（２２
）を介してメモリアドレス信号をメモリ（３）に送出す
る。第３図の■にこの状態を示す。

また、このときの各信号の状態は第４図の■の領域に示
されるとおりである。

これによりメモリアドレス−バス（２２）上に下位バイ
トのアドレスがメモリ（３）に与えられ下位の８ビット
データをメモリデータ・バス（９）に出力する。この時
のＥ　Ｎ　１　（１６）〜Ｔ２Ｔ２信号０）により、ラ
ッチ１　（１３）が上位バイトデータをデータ・バス（
７）への出力を保持しラッチは無効の状態で、ラッチ２
　（１４）はラッチ有効の状態となっており、更にＴ２
信号（２０）によりメモリデータ・バス（９）のデータ
はラッチ２　（１４）にラッチされ、データ・バス（８
）上に出力される。第３図の■にこの状態を示す。また
、このときの各信号の状態は第４図の■の領域に示され
るとおりである。

また、下位バイトアクセス開始時にＣＰ　Ｕ　（１）に
対してＡＣＫ信号（１２）を帰し、ラッチ２　（１４）
に下位バイトデータが出力された後、ＣＰ　Ｕ　（１）
はデータ・バス（７）、（８）上に有効となっている１
６ビットのデータを一度に読み込み、リードサイクルを
終了する。第３図の■にこの状態を示す。また、このと
きの各信号の状態は第４図の■の領域に示されるとおり
である。

以上の動作の詳細なタイミングは第４図に示すとおりで
あり、リードサイクル開始後ＣＰＵクロックの５Ｏ−５
２間で上位バイトのアクセスを行う。この時の各信号（
１６）〜（２０）の信号状態は、ＤＴＲ信号（１８）は
“Ｈ”でＣＰＵリードの方向を示し、ＥＮＩ信号（１６
）はＬ”でラッチ及び出力デ−夕有効、ＥＮ２信号（１
７）は“Ｈ”でラッチ／出力データは無効となっており
、Ｔ１信号（１９）の立上りでメモリデータ・バス（９
）上のデータＭＤＯ〜）ＩＤ７がラッチ１　（１３）に
ラッチされる。

同時に、ＣＰＵクロックＳ２の立下りでアドレスもＮか
らＮ＋１にインクリメントされ、下位バイトアクセスを
開始する。この時ラッチ１　（１３）はＥＮＩ信号（Ｉ
Ｂ）が“Ｌ”　Ｔ１信号（１９）が“Ｈ”のため出力を
データ・＼バス（８）のＤ７〜ＤＯ上に保持し続ける。

また、ラッチ２　（１４）はＥＮ２信号（１７）がＬ”
、Ｔ２信号（２０）が“Ｌ＃となっているため、メモリ
データ・バス（９）上のデータをスルーでデータ・バス
（８）上に出力する。このサイクルはＣＰＵクロックの
残りのクロック８２〜８７間で行われ、最終的にＣＰ　
Ｕ　（Ｌ）はＣＰＵクロックＳ８の立下りでデータ・バ
ス（７）、（８）上のデータＤ１５〜ＤＯをリードする
。

また、ＣＰ　Ｕ　（１）がメモリ（３）へＩＢビットの
データを書込む場合も同様に第４図のライトサイクルの
タイミングによりアクセスを１度に行うことができる。

この場合には、ＲＷ倍信号１１）、Ｄ　Ｉ　Ｒ信号（１
８）及びＴ２信号（１■）はリードの場合とはその信号
が反転し若しくはタイミングの異なったものとなる。

以上のようにして、ＣＰＵ（１）はメモリ（３）への１
６ビット幅のり一ド／ライト動作を１サイクル（４クロ
ツク）で行うことができる。このため、第６図に示す従
来方式のアクセス（６クロツク）と比較しアクセススピ
ードは約１．３倍速くなっている。

なお、上記例ではｔｅビットのＣＰＵと８ビットのメモ
リの間のアクセスについて示したが、３２ビット又はそ
れ以上のＣＰＵを用いた場合でも同様の構成にてＣＰＵ
のデータ幅分のデータを８ビットメモリより高速にアク
セスすることが可能である。ＣＰＵが３２ビット以上に
なると、双方向のラッチ付きトランシーバ／レシーバの
設置個数も増加し、３個以上になる。

［発明の効果］ 以上のようにこの発明によれば、メモリとメモリのデー
タ幅より大きなデータ幅をもつＣＰＵとの間に、双方向
のラッチ付ドライバー／レシーバ及びアドレスカウンタ
を追加して、１サイクルでメモリのＣＰＵのデータ幅に
相当するデータをアクセスできるようにしたので、安価
な回路でＣＰＵとメモリとの間のデータ転送のスピード
アップが可能になっている。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るメモリ・アクセス方
式の回路構成図、第２図は第１図の回路構成図のラッチ
付トランシーバ／レシーバの詳細を示す回路図、第３図
は第１図の実施例よるメモリーＣＰＵ間のリード時のデ
ータの流れを示す説明図、第４図は第１図の実施例にお
ける各信号のタイミングを示すタイムチャートである。 第５図は従来のメモリ・アクセス方式の回路構成図、第
６図は第５図の方式においてＣＰＵがリード・アクセス
を行う際のタイミングを示したタイムチャートである。 図において、（１）はＣＰＵ、（２）はメイン・メモリ
　（１６ビット幅）　、（３）はメモリ　（８ビット幅
）　、（１３）、　（１４）はラッチ付トランシーバ／
レシーバ、（１５）はアドレス・カウンタ、（２１）は
タイミング生成回路である。 なお、図中同一符号は同−又は相当部を示す。

Claims (1)

1. 【特許請求の範囲】 データ・バス１６ビット以上をもつＣＰＵとデータ・バ
   ス８ビットメモリとの間のメモリ・アクセス方式におい
   て、 前記ＣＰＵのデータ・バスと前記メモリのデータ・バス
   との間に、双方向のラッチ付きトランシーバ／レシーバ
   を所定数設け、更に、前記ＣＰＵのアドレス・バスと前
   記メモリのアドレスとの間にアドレスインクリメント用
   のアドレス・カウンタを設け、 ８ビットメモリから１６ビット以上のデータを１サイク
   ルでアクセスできるようにしたことを特徴とするメモリ
   ・アクセス方式。