JPH027142A - アクセス装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、オペレーティング・システム及びそのオペレ
ーティング・システムの制御の下で実行しているプログ
ラムに対して、２つの異なった型の仮想アドレス空間、
即ち私的（プライベート）及び共通のアドレス領域の両
者より成るプログラム・アドレス空間と呼ばれるもの、
並びに私的アドレス領域だけから成るデータ・アドレス
空間と呼ばれるものを、同時に利用可能にするニーとで
ある。

Ｂ、従来技術 複数の仮想アドレス空間における仮想アドレシングを用
いるデータ処理システムは、例えばＭＶｓ３びＭＶＳ／
ＸＡシステム制御プログラムを使用するＩＢＭシステム
／３７０のように、周知である。そのようなシステムは
、各アドレス空間を、セグメント・テーブルを用いて０
〜２”−１バイトの線型アドレス可能性を有するように
定義する。

セグメント・テーブルにおいて、各エントリはページ・
テーブルのアドレスを含み、ページ・テーブルの各々は
アドレス空間中の複数のページ・エントリを定義する。

各ページ・エントリは主記憶中の任意の割り当てられた
ページ・フレームのアドレスを含み得る。各アドレス空
間は、記憶装置中のアドレス空間セグメント・テーブル
の位置を示すセグメント・テーブル・オリジン（ＳＴＯ
）と呼ばれるポインタにより参照される。現在のシステ
ム／３７０アーキテクチヤでは、各アドレス空間は、ア
ドレス０で始まる２ギガバイト（２”）までの線型仮想
アドレス可能性を有する。現在のシステム／３７０ＭＶ
Ｓ／ＸＡ動作において、本質的に無制限の数のアドレス
空間が利用できる。

システムの異なったユーザーには異なったアドレス空間
が割り当てられ、システムのユーザー間でアドレス空間
が分離される。即ちあるユーザーは彼自身のアドレス空
間内にしかアドレスできず。

他のユーザーのアドレス空間からは分離される。

但し例外があり、その例外は（１）アドレス空間又はそ
の一部が全部のユーザーの間で共通に定義された時（こ
の場合、ＤＬＡＴ又はＴＬＢの使用の最適化が米国特許
第４０９６５７３号及び第４１３６３８５号に示されて
いるような発明によって達成される）；（２）複数のア
ドレス空間が所定のアドレス空間からアドレス可能であ
る時（そのための機構は米国特許第４３５５３５５号及
び第４５２１８４６号並びにデュアル・アドレス空間（
ＤＡＳ）機構を扱った米国特許第４３６６５３７号、第
４４３０７０５号及び第４５００９５２号に示されてい
る）である。

これら両者の場合において、アドレス空間の構造は特定
の制御プログラムに関して固定される。

即ち、（１）の場合、共通として指定されたアドレス範
囲は全ての定義されたアドレス空間に対して共通であり
、従って全てのそのようなアドレス空間は共通のセグメ
ント内に入るアドレスに関して上記のＤＬＡＴシノニム
制御の発明から性能を向上させることができる。（２）
の場合は、全ての定義されたアドレス空間の基本的アド
レス空間構造が固定され、従って再び、ＴＬＢ内の指定
された共通領域内のアドレスに関してシノニムのテーブ
ル・エントリを消去するために同じ発明を使用すること
ができる。

しかしながら、従来技術の欠点は、その発明及びそれに
関連した性能の利点を得るには、全ての定義されたアド
レス空間に対してその共通セグメントが共通でなければ
ならなかった事である。上記米国特許第４１３６３８５
号の発明は、共通のセグメントのないデータ空間及び共
通セグメントを共有するアドレス空間の両者の存在を許
容するように改良されなければならない。（この改良が
なければ、データ空間及びプログラム空間が共存するよ
うな環境中で上記発明を用いようとすると、データ空間
の私的なセグメント内の実アドレスが欲しい場合に、プ
ロ、ダラム空間の共通セグメント内の実アドレスがＤＡ
Ｔプロセスにより返されることがある。）例えばデータ
のアイソレーションのために、データを個々のアドレス
空間に関連付けることが望ましい場合がある。この場合
、事前に定義された共通アドレス領域はこのデータのた
めに使用できないので、特定のアドレス空間に写像しう
るデータの大きさが、共通アドレスに専用でない仮想ア
ドレス領域の部分に限定される。さらに（歴史的理由に
より）ＭＶＳ／ＸＡアドレシング領域内の共通領域は全
て隣接しているわけではないので、アドレス空間内のデ
ータの大きなブロックは、共通アドレス・セグメントを
避けるために断片化しなければならない。最後に、「低
アドレス保護」と呼ばれるシステム３７０の機構（例え
ばＩＢＭシステム／　３７　Ｑ　ＥｘｔｅｎｄｅｄＡｒ
ｃｈｉｔｅｃｔｕｒｅ　Ｐｒｉｍｃｉｐｌｅｓ　ｏｆ　
０ｐｅｒａｔｉｏｎ、ＳＡ２２−７０８５参照）は、そ
の機構が活動している時、アドレス空間のアドレシング
領域の最初の５１２バイトが記憶されるのを防止する。

この機構はデータ記憶のためのアドレス空間の利用可能
性に限界を与える。

Ｄ０問題を解決するための手段 本発明は、アドレス空間中で実行するプログラムからア
クセスできるデータを保持するためのデータ空間と呼ば
れる論理的構造物をデータ処理システムで利用すること
を容易にする。本発明の核心は、プログラム・アドレス
空間の定義の一部である共通領域の予約（例えばそのよ
うなプログラム・アドレス空間において、最初の５１２
バイトはプログラム記憶領域又はＰＳＡとして指定され
、私的データの記憶には使用できない）なしに、機械の
完全なアドレス領域（ＭＶＳ／ＸＡシステムではＯから
２ギガバイトまで）を連続的にデータをアクセスするの
に使用することを可能にする機構である。

データ空間におけるこの完全なアドレシング領域の使用
を可能にするために、本発明は、ＴＬＢ内にある、プロ
グラム・アドレス空間に関する共通領域内の以前に変換
された仮想アドレスが誤ってデータ空間内の同一の仮想
アドレスの翻訳に使われることのないようにする手段を
提供する。また本発明は、プログラム空間内からデータ
空間をアクセスし、データ空間に対する記憶操作に関す
る低アドレス保護を無効化する機構、及びデータをデー
タ空間に写像（マツピング）するための方法を提供する
。

本発明の主な目的は、アドレス空間の異なったアドレス
領域内に現れる共通セグメントによる断片化（フラグメ
ンテーション）なしに、（２ギガバイトまでの）大きな
データ・オブジェクトが仮想データ空間に写像されるこ
とを可能にすることである。

本発明の他の目的は、オペレーティング・システムに対
して定義されたあるデータ空間において上記写像が起き
ることを可能にし、且つ上記データ空間が他のデータ又
はプログラム空間と共通のセグメントを持たず、一方他
のプログラム・アドレス空間が同様のアドレス・プログ
ラム空間と共有する共通セグメントを有するようにする
ことである。

本発明の他の目的は、共有セグメントを有するアドレス
空間に関する共有セグメント内の仮想アドレスに関する
ＴＬＢ内の重複エントリを消去し。

一方そのような共有セグメントを持たないアドレス空間
に関してそのようなエントリが共有されることがないこ
とを認識することによって、プロセッサの効率を改善す
ることである。

本発明の他の目的は、データ・オブジェクトのアイソレ
ーション及び制限された共有を容易にするために、他の
アドレス空間で実行しているプログラムにより直接的に
アクセス可能なデータ・アドレス空間の使用を可能にす
ることである。

Ｅ、実施例 本発明のゼロ・オリジンのデータ空間は、その存在及び
実用的な使用が下記の一組の関連する機構により可能と
なっている論理的構成物である。

即ち、１）共通セグメント無効化機構、及び低アドレス
保護の回避機構、この両者はこの応用にとって中心的で
ある。２）プログラム・アドレス空間の仮想アドレス領
域内からデータ空間の仮想アドレス内のデータにアクセ
スするための機構。並びに３）ユーザー・プログラムに
おいて明示的なＩ１０プログラム・ステップなしに実行
中のユーザー・プログラムによって容易にデータが使用
できるように、外部媒体上にあるデータの論理的に連続
なブロックをデータ空間に関連付ける手段。

セグメント儒　　　び　アドレス 豊 第２Ａ図は典型的なＭＶＳ／ＸＡプログラム・アドレス
空間の構造を示す、斜線領域は全てのプログラム・アド
レス空間に共通である。これらの共通領域には１つだけ
の論理的バージョンしか存在しないので、記憶装置の共
通領域に対して行なおれた変更は即座に全てのプログラ
ム・アドレス空間に反映される。というのは全てが同じ
共通記憶域を共有しているからである。プログラム・ア
ドレス空間に置かれ、他のプログラムから分離されるべ
きデータは、私的（プライベート）領域（１１，１２）
の１つに置かれなければならない。これは論理的に分離
され、断片化なしに極端に大きなデータ・セットを収容
することはできない。

第２Ｂ図は本発明のデータ空間を示す、これは。

関連のセグメント・テーブル記述子（第６図の６２Ａ）
中のインジケータ・ビットによってプログラム・アドレ
ス空間から区別される。第２Ｂ図に斜線領域が存在しな
いことは、そのようなデータ空間のどの領域も、他のデ
ータ空間又は任意のプログラム・アドレス空間に対して
共通でないことを示している。プログラム空間中の共通
記憶域内の記憶要素（１３Ａ及び１３Ｂ）を参照する仮
想アドレスは、任意のプログラム空間から見てその内容
が同じである要素を示す。従って、プログラム空間内の
共通セグメント内の全ての記憶域に関する仮想ア・ドレ
スは同じ組のページ・テーブル（第７図、７１）に対応
付けられる。一方、私的記憶域中の記憶要素（１４，１
５，１６）を参照する仮想アドレスは、それ特有のペー
ジ・テーブル（７２，７３）に対応付けられる。仮想ア
ドレスを対応する実（主記憶）アドレスに変換するプロ
セス（但し仮想アドレスは現在実記憶中に存在する要素
を表わす）は、動的アドレス変換（ＤＡＴ）と呼ばれ、
従来技術で周知である（例えばＩＢＭＳｙｓｔｅｎ＋／
　３７０　　Ｅｘｔｅｎｄｅｄ　Ａｒｃｈｉｔｅｃｔｕ
ｒｅＰｒｉｍｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔｉｏｎ
、Ｓ　Ａ　２２−７０８５参照）。性能上の理由により
、変換された仮想アドレス、及びそれに対応する実アド
レスはしばらくの間、変換索引緩衝機構（Ｔ　Ｌ　Ｂ又
はＤＬＡＴ）中に保持される。そこでそれは、アドレス
空間に関して以前に変換された仮想アドレスを再度変換
するオーバーヘッドを避けるために使うことができる。

たとえ異なったアドレス空間内にあっても以前に変換し
た仮想アドレスが同じ実アドレスに変換され（両者の仮
想アドレスは同じ）、両者が共通セグメント内に入るこ
とを認識することにより、付加的な性能の利益が得られ
る。（この場合、異なったアドレス空間の共通セグメン
ト内に生じていることを除けば同一の仮想アドレスは「
シノニム」と呼ばれる。） 第１Ａ図及び１８図は、前述の米国特許第４１３６３８
５号の発明に基き本発明の良好な実施例が動作しうる一
般的な枠組のブロック図を示す。

（第６Ａ図が本発明の共通セグメント無効化部分の詳細
な論理を含む。）ＳＴＯＫ及び制御装置２１は、活動制
御レジスタを有する。これは論理アドレス・レジスタ（
ＬＡＲ）３１に現在ロードされているプロセッサ仮想ア
ドレスにより現在使用されている活動的なセグメント・
テーブル・オリジン（Ｓ　Ｔ　Ｏ）を含む、これはアク
セスすべきアドレスを現在要求している。また制御装置
２１はセグメント・テーブル・オリジン・スタック（Ｓ
ＴＯＫ）２２を含む。これは、各活動的ＳＴＯが活動制
御レジスタにロードされる時にそれを順次に受け取るエ
ントリを有する。５ＴＯＫ中にＳＴＯにより表わされる
プログラム・アドレス空間及びデータ空間は、ＤＬＡＴ
３中のエントリによって現在与えられる唯一のアドレス
空間である。５ＴＯＫ中の各エントリは２〜３０のイン
デックス値を有する。これらのインデックス値はＳＴＯ
識別子（ＳＴＯＩＤ）として使用される。５ＴＯＫ中の
現在活動的なＳＴＯはポインタ・レジスタ（ＰＴＲＲＥ
Ｇ）２３中のＳＴｏ　よりにより指定される。現在ポイ
ンタ・レジスタ２３中にあるＳＴＯＩＤは、１！在活動
制御レジスタ中に含まれているＳＴＯとして同じＳＴＯ
を有する５ＴＯＫエントリの位置を指定する。ＳＴＯＩ
Ｄが２から３０までしか使われない理由は、値Ｏ〜３１
を与える５ビツトのインデックス・サイズを収容するた
めである。その値０．１及び３１は、ＤＬＡＴにおいて
それぞれ、無効５ＴＯ１動的アドレス変換なしくＮ　Ｏ
Ｎ　−Ｄ　Ａ　Ｔモード）及び共通記憶域の特別な条件
を示すために使われる。後者の値は。

ＤＬＡＴが全てのアドレス空間により共有可能なページ
をアドレスすることを示すために本発明により導入され
た。また例えば６１個の５ＴＯＫエントリ（２’−３）
を可能にする６ビツトの５ＴＯＩＤを設けることにより
、より多くの５ＴＯＩＤを有する大きな５ＴＯＫを設け
ることも可能である。

第１Ａ図の回路２４は、全てのエントリ２〜３０が一杯
になり、且つさらに別のＳＴＯが５ＴＯＫに導入されよ
うとした時に、５ＴＯＫ２２に関するオーバーフロー条
件を示す信号を出す。回路２４は、ＳＴＯＩＤ３０がＰ
ＴＲＲＥＧ２３中にあり活動制御レジスタ中の次の巣集
うＳＴＯが５ＴＯＫエントリ２〜３０のサーチによって
見い出されない時にオーバーフロー信号を発生する。

回路２４からのオーバーフロー出力信号は、全てのＤＬ
ＡＴエントリをリセットするためにＤＬＡＴロード回路
５に転送される。別のインプリメンテーションではその
ような無差別的無効化方法は必要がないかもしれない。

第１Ａ図のＤＬＡＴ３は２ウエイ・セット・アソシアテ
ィブ方式であり、ＤＬＡＴアレイの半分は参照番号ＯＯ
〜０６３として示される６４個のエントリを有するＤＬ
ＡＴテーブルＯを含み、ＤＬＡＴアレイの他半分は参照
番号１０〜１６３として示される６４個のエントリを含
むＤＬＡＴテーブル１を有する。ＤＲＲレジスタ３Ｂは
、ＤＬＡＴエントリの現在選択された対のアドレスを含
む。ＤＲＲａＢ中のアドレスは、ＬＡＲ３１中の仮想ア
ドレスのビットをハシシングするハツシュ回路３Ａによ
り導出される。

第３図は、ＤＲＲレジスタによりアドレスされる選択さ
れたエントリの対に関するフォーマットを示す。各エン
トリは、（１）ポインタ・レジスタ２３から、又は（２
）ＤＬＡＴエントリ変換のためにアクセスされるセグメ
ント・テーブル・エントリ（ＳＴＥ）中の共通空間ビッ
トＣ２６から導き出されたＳＴＯＩＤを含むことがわか
る。

第１＠を参照すると、ＬＡＲ３１中の仮想アドレスの変
換は通常、トランスレータ４によって行なわれる。そこ
では、第１Ｂ図のセグメント・テーブル２７のＳＴＯア
ドレスからのＳＴＥエントリをアドレスのＳｘ部分がイ
ンデックスする。このＳＴＥアドレスはＳＴＯプラスＳ
Ｘである。ページ・テーブル・オリジン（ＰＴＯ）アド
レス２８は、アクセスされたＳＴＥ中にあり、第１Ｂ図
のＰＴＥ−ｇ２９に示すように、ページ・テーブル・エ
ントリ（ＰＴＥ）を７・ドレスするためにトランスレー
タによって使用される。ＰＴＥ−ｇはそこで、ＰＴＯ＋
ＰＸの記憶位置でアドレスされる。アクセスされるペー
ジの実アドレス即ち絶対アドレスは、アクセスされたＰ
ＴＥのＰＦＲＡ部分２９に含まれている。これは次にト
ランスレータ４によってロード制御装置５に転送され、
選択されたＤＬＡＴ中の絶対アドレス（ＲＡ）フィール
ド３０１に置かれる。

ＳＴＥフォーマット中のＣ２６ビツトが１にセットされ
る時、セグメント・テーブルのエントリは、それによっ
て、ＳＴＥによりアクセスされる。

ページ・テーブル中の全てのページにより表わされる共
通空間セグメント（即ち共有セグメント）を表わすよう
に指示される。しかしながら、ビットＣがオフの時、Ｓ
ＴＥは私的セグメント即ちその特定のセグメント・テー
ブルをアドレスするＳＴＯによって定義されたちの以外
の他のアドレス空間によってアクセス可能でないセグメ
ントを定義する。

第３図で、選択されたＤＬＡＴエントリ中の仮想アドレ
ス（ｖＡ）フィールド３００も、ＤＬＡＴ中のこのペー
ジＶＡを他のＤＬＡＴエントリ中に表わされている他の
全てのページＶＡから区別するために常に第１Ａ図のＬ
ＡＲ３１中のＶＡからビットを受は取る。ここで、ハツ
シングされたアドレスは常に、ＤＬＡＴ中に表わされた
仮想アドレスに関する特性を区別する部分である。ＤＬ
ＡＴエントリに受は取られたキーは、そのページに関す
る記憶保護キーである。

Ｄ　Ｌ　Ａ　Ｔロード動作は、プロセッサが第ＪＡ図の
ＬＡＲ３１にアドレスを転送し、ＬＡＲ３１中のアドレ
スにより要求されるページをどのＤＬＡＴエントリもア
ドレスしないことを読取制御回路が発見した時に、行な
われる。そのようなりＬＡＴエン１−りの欠如は、第１
Ａ図のＤＬＡＴ読取制御回路６がＤＬＡＴ例外信号を信
号線６７Ａからトランスレータ４に与えることによって
示される。

トランスレータ４はこの信号をクロック機構によりＤＬ
ＡＴロード信号３８Ａに変換する。ＤＬＡＴ読取制御回
路６は、ＤＲＲ３Ｂによりハツシュ・アドレスされた選
択されたＤＬＡＴエントリの対の各々の関連アイールド
の全てを、ＬＡＲ３１中のＶＡビット、ポインタ・レジ
スタ２３から与えられたＳＴＯＩＤ、及びプログラム・
ステータス・ワード（ＰＳＷ）により与えられたキー・
フィールドより成る対応フィールドと、同時に比較する
。もし、ＤＬＡＴ読取制御回路６で同時に比較される２
つのＤＬＡＴエントリ０．１の１つに関して等値性が見
い出されると、読取制御回路は全ての関連フィールドが
等しいＤＬＡＴのみを選択する。次に選択されたＤＬＡ
Ｔエントリは、制御回路６が記憶装置アクセス制御回路
２５に信号線６９Ａ上の信号としてページ・フレーム・
アドレス（ＲＡ）を出力するようにする。そして選択さ
れたＤＬＡＴエントリに、ＬＡＲ３１から得られた変位
（Ｄ）を連結することにより得られたＲＡアドレスから
始まる１以上のバイトのアクセスを開始させる。

しかし、ＤＬＡＴ読取制御回路６は１選択されたＤＬＡ
ＴエントリのＳＴＯＩＤフィールド中に２進数３１の共
通記憶域インジケータ値が存在することを示すことがあ
る。この場合、本発明により定義されたようなデータ空
間に関してでなく、従来技術で知られるようなアドレス
空間に関してのみ、ＤＬＡＴ読取制御回路６は、ＳＴＯ
ＩＤ値３１による不一致の比較を、全てのＳＴＯＩＤ値
に関してＳＴＯＩＤ比較結果が等しいように動作させる
ことにより、無視する。次にどのアドレス空間が要求を
行なっている（ポインタ・Ｉノジスタ２３により示され
る）に無関係に、ＬＡＲ３１中の仮想アドレスのアクセ
スが許可される。

従って、ＤＬＡＴエントリが、それをロードしたアドレ
ス空間のみによって使用を許可されているか２又はどの
アドレス空間がそれをロードしたかに無関係に全てのア
ドレス空間による使用が許可されるかを制御する値と共
にＤＬＡＴ中のＳＴＯＩＤフィールドがロードされるこ
とが理解される。

トランスレータ トランスレータ４の入力は、論理アドレス・レジスタ（
ＬＡＲ）３１（これは第１図にも示されている）及びト
ランスレータ入力レジスタ（Ｔ　Ｉ　Ｒ）３２より成る
。ＬＡＲ３１は仮想アドレスをプロセッサの命令ユニッ
トから受は取り、ＴｌＲ３２はＳＴＯを活動ＳＴＤ制御
レジスタから、そして。

ＳＴＥ及びＰＴＥを主記憶から、−時に１つづつ。

受は取る。ＳＴＥ中の共通空間ビットＣは出力ゲート３
２Ｃにより検知される。これはＴｌＲ３２中のビット位
置３０を検知する。出力ゲート３２Ｃは共通記憶ラッチ
３７のセット入力に接続され、ビットＣがオンならばそ
れをオンにセットし、またビットＣがオフならばラッチ
オフにセットする。

出力リード３７ＡはＤＬＡＴロード制御回路５にラッチ
のセツティングを与え、制御回路５はもし共通空間ビッ
トＣがオンであれば、現在選択されたＤＬＡＴエントリ
のＳＴＯＩＤに共通記憶域の値３１を発生しロードする
。もし共通空間ビットＣがオフであれば、ラッチ３７は
オフにセットされ、信号、１３７Ａはポインタ・レジス
タ２３から提供されるＳＴＯＩＤを選択されたＤＬＡＴ
にロードするように制御回路５に指示する。

トランスレータ４の出力は、各々ＳＴＥ及びＰＴＥをア
クセスするのに必要なアドレスＳＴＯ＋ＳＸ又はＰＴＯ
＋ＰＸを供給する。ＰＴ−ＲＡ＋Ｄの値はトランスレー
タによって発生されないが、選択されたＤＬＡＴからの
ＲＡとＬＡＲ３１からのＤ値とを連結することにより得
られる。この連結はＤＬＡＴエントリにより現在利用可
能なページ中のバイト・アドレスをより高速に生成する
ために第１図の記憶装置アクセス制御回路２５により直
接的に行なわれる。

クロック３８はトランスレータ回路に関係するタイミン
グを制御する。クロックはＤＬＡＴ読取回路６からの信
号線６７Ａ上のＤＬＡＴ例外信号により活性化される。

ＤＬＡＴエントリが見つからない時、クロックは、信号
線３８Ａ上にＤＬＡＴロード信号を供給することにより
、その動作を終える。この信号はＰＦＲＡがＰＴＥから
供給されており、選択されたＤＬＡＴエントリにロード
するために利用可能でない事を示す。

ＤＬＡＴロード働′　口 第５図のＤＬＡＴロード制御回路は、選択されたＤＬＡ
Ｔエントリ中の種々のフィールドにロードを行なう複数
のゲートから構成される。通常のＬＲＵ回路（図示せず
）が、第１Ａ図のＤＲＲ３ＢによりアドレスされたＤＬ
ＡＴエントリの対の１つを選択する。第５図で、共通Ｉ
Ｄ発生器５１は、信号線３７Ａ上の共通空間信号及び信
号線３８Ａ上のＤＬＡＴロード信号を受は取るＡＮＤゲ
ートである。活性化された時、発生器５１は、２進数値
３１を表すすために５本の信号線上の１ビツトとして、
その出力を与える。それらの信号線は、ＯＲ回路５６を
経て、選択されたＤＬＡＴエントリ中のＳＴＯＩＤフィ
ールドに供給される。

また、信号線３７Ａは共通空間信号をラッチ３７（第４
図）からインバータ５７へ接続する。インバータの出力
は、活性ＳＴＯＩＤが、ポインタ・レジスタからの信号
線５５からＯＲ回路５６へ伝わるのを防止するためにＳ
ＴＯＩＤゲート５２をディスエーブルする。従って、共
通ビットＣがオンの時、ＯＲ回路５６からの唯一の出力
は、選択されたＤＬＡＴに関する共通ＩＤを示す値３１
である。

もし共通空間ビットがオフであれば、発生器５１からの
出力は存在せず、インバータ５７はゲート５２を活性化
する。この場合、信号線５５上のＳＴＯＩＤは、ＯＲ回
路５６を経て、選択されたＤＬＡＴエントリ中の５ビツ
トのＳＴＯＩＤフィールドに出力される。

ＶＡゲート９３は、ＶＡ識別を与えるために、信号線３
１Ａ上のＬＡＲビット８〜１４を、選択されたＤＬＡＴ
中のＶＡフィールドにゲートする。

同様に、ＲＡゲート９４は、信号線３６Ｂ上のＰＦＲＡ
を１選択されたＤＬＡＴ中のＲＡフィールドに伝達する
。

」胆 第６Ａ図及び第６Ｂ図に示すＤＬＡＴ読取制御回路はプ
ログラム・アドレス空間をデータ空間から区別するため
の論理を含んでいる。これはＳＴＤ中のデータ空間イン
ジケータ・ビット６２Ａによってトリガされる。それら
の制御回路は２個の同一のＤＬＡＴ読取制御回路６０及
び６６を含む。

それらは各々、ＤＬＡＴテーブルＯ及び１中の選択され
たＤＬＡＴエントリの対を受は取る。各回路６ｏ及び６
６は複数の比較回路を含む。例えば回路６０中では、比
較回路６１が１選択されたＤＬＡＴからのＳＴＯＩＤと
ポインタ・レジスタ２３（第１Ａ図）から受は取った活
性ＳＴＯＩＤとを比較し、ＤＬＡＴアドレスが要求アド
レス空間中にあるか否かを判定する。もしそれらが等し
ければ、信号が出力信号線６１ＢからＯＲ回路６１Ａに
供給される。もしそれらが等しくなければ、信号線６１
Ｂ上には何の信号も供給されず、ＤＬＡＴアドレスは要
求アドレス空間中にはない。

しかしながら、選択されたＤＬＡＴ中の５ＴＯＩＤが共
通記憶域インジケータ２進数３１か否かを検知するため
に本発明は共通記憶域検出器ＡＮＤ回路６２を使用する
。回路６２は、２進数３１の表示を検知しＡＮＤ回路６
２Ｃへの出力を付勢するために５つ全部のＳＴＯＩＤ入
力が１であることを要求するＡＮＤゲートである。もし
インバータ６２Ｂの出力が活性出力（これはプログラム
・アドレス空間の場合であり、データ空間インジケータ
６２Ａは不活性である）であれば、（共通記憶域を示す
）回路６２からの肯定表示は、回路６１の不一致条件を
バイパスして、ＯＲ回路６１Ａに伝達される。しかし、
もしデータ空間インジケータ６２Ａが活性であり、ＳＴ
Ｄが本発明により定義されたようなデータ空間を記述し
ていることを示すならば、この活性表示は反転され（６
２Ｂ）、それによりアドレス空間に関して共通として定
義された仮想アドレスの範囲内にデータ空間アドレスが
入ることがあるか否かの５ＴＯＫ　　ＩＤ比較６１をバ
イパスすることを禁止する。要約すると、もしく１）受
は取ったＳＴＯＩＤが等しいか又は（２）アドレスがア
ドレス空間の一部であってデータ空間ではなく且つ共通
ＩＤインジケータがＤＬＡＴエントリであれば、ＯＲ回
路５１Ａが活性出力を与える。

ＶＡ比較回路６３は、選択されたＤＬＡＴ中のＶＡフィ
ールドをＬＡＲ中のビット位置とする。

もしこれらのＶＡフィールド比較が等しければ、ＤＬＡ
ＴはそのＶＡを変換する。但しその条件はアドレス空間
レゾル−ジョン信号がＯＲ回路６１ＡからＰＬＡＴＯ組
み合せ回路６４を条件付けるために与えられていること
である。これは次にゲート６５Ａに出力を与え、それに
よってＲＡレジスタ６５により選択されたＤＬＡＴから
受は取った主記憶アドレスを伝達する。次にＲＡは、Ｒ
ＡレジスタからＲＡ選択ゲート６９に伝達される。

またゲート６５Ａの出力及び回路６４の出力６０Ａは、
キー保護回路６８に入力するためにＤＬＡＴエントリか
らキーを選択するためにゲート６４Ａを条件付ける。

ＤＬＡＴＩ読取制御回路６６は、上述のＤＬＡＴｏ読取
制御回路６０と同一の回路を含む。

ＤＬＡＴ読取制御回路６０及び６６（これらは、選択さ
れたハツシュ・アドレスにおける１対の両ＤＬＡＴの出
力を同時に受は取る）は、対のどちらのＤＬＡＴエント
リが、第１Ａ図のポインタ・レジスタ２３及びＬＡＲ３
１中の現在アドレス要求によって選択されたＤＬＡＴか
又はいずれもそうでないかの判定を行なう。ＤＬＡＴエ
ントリの対から一時に行６０Ａ又は６６Ａの１つだけが
活性状態になることができる。というのは２つの回路の
１つだけが、各行を活性化するのに必要な比較一致条件
を有し得るからである。同様に、回路６０又は６６のう
ち１つだけがそのゲート６５Ａを経てＲＡを出力できる
。ゲートされたＲＡはＲＡ選択ゲート６９へ入力として
与えられるが、選択されたＤＬＡＴエントリ中のキーが
キー保護回路６８によって受は取られたＰＳＷキーに等
しくなければ、それはゲート６９から出ることを許され
ない。もしＰＳＷキーとＤＬＡＴキーが等しければ、信
号が信号線６８Ａに与えられ、ＲＡ選択ゲート６９を付
勢し、それが受は取ったＲＡを記憶装置アクセス制御回
路へ伝達させる。そしてアクセス制御回路は主記憶中の
アドレスをアクセスする。しかし、回路６８でキー比較
が等しくなければ、信号線６８Ｂ上の信号がキー・バイ
オレーションを示し、これはプロセッサの割り込み回路
に与えられ、アクセスがゲート６９により阻止される。

またＯＲ回路６７は相補的出力６７Ｂを有し、これは入
力６０Ａ又は６６Ａのいずれもが対のＤＬＡＴエントリ
０又は１のどちらの選択も示していないことを示す。出
力信号線６７Ｂ上の信号は、ＬＡＲ３１中の仮想アドレ
スが現在のどのＤＬＡＴエントリによっても表わされな
いことを示すＤＬＡＴ例外信号を発生する。この時、ト
ランスレータは、仮想アドレスを、主記憶中に存在する
かもしれないページに関する絶対ページ・アドレスに変
換する必要がある。もしページが主記憶中に存在しなけ
れば、トランスレータがそれにアクセスしＤＬＡＴエン
トリにロードする前にそれをＩ１０装置又は拡張記憶装
置から取得しなければならない。

再び、第２Ｂ図を参照すると、私的データを記憶するた
めに利用可能なデータ空間のアドレス範囲全体が示され
ている。これを達成するために、プログラム・アドレス
空間に関して低アドレス保護を与えながら、データ空間
への記憶要求に関してはこの保護機構を無効化する必要
がある。第１３図はそれがどのようにして行なわれるか
を示す。

アドレス範囲Ｏ〜５１１（ビット１〜２２（１３２）が
ゼロに等しいことによって示される）内の論理アドレス
に関して記憶要求１３１が発行され、同時に低アドレス
保護インジケータ１３３が活性で、且つデータ空間イン
ジケータ１３４　（ＳＴＤから生じる、第６図の参照番
号６２Ａ参照）が不活性（インバータ１３５がこの不活
性表示をＡＮＤ回路１３６への入力として正信号に変換
することに注意）の時、保護例外１３０がトリガされる
。

保護例外はデータ空間インジケータ１３４が活性の時は
無効化される。これはデータ空間インジケータからの信
号がインバータ１３５によってＡＮＤ１３６への負入力
に変換され、保護例外１３０をディスエーブルするから
である。

データ空間の勝ちは主に、データの保管場所即ち「記憶
貯蔵所」として使用することにある。それをこのように
使うには、プログラム・アドレス空間内からそれにアク
セスするための機構が必要である。

第８図の実施例は、データ空間２に含まれる１つのオペ
ランド（８１）に、レジスタに含まれるオペランドを乗
算し、データ空間３に結果（８２）を記憶する、アドレ
ス空間中で実行するプログラムである。

この一連の動作を行なうために、第２オペランドの論理
アドレス（第８図に示す乗算命令の例ではレジスタ２に
含まれている）をデータ空間２に関連付け、且つ記憶命
令の第２のオペランドの論理アドレス（第８図に示す例
ではレジスタ３に含まれている）をデータ空Ｆｌ！ｆｆ
３に関係付ける機構が設けられなければならない。図式
的には、この関係付けを行なうための機構は、その機構
が適当なデータ空間に関係付けられたセグメント・テー
ブル記述子（ＳＴＤ）を生成しなければならないことを
示すために、第９図にｒＳＴＤ選択Ｊ（９１）として示
されている。多くのそのような機構が可能である。例え
ば、そのような機構は前記米国特許第４３５５３５５号
及び第４５２１８４６号に与えられている。別のそのよ
うな機構は、本発明の関連出願に示されている。セグメ
ント・テーブル記述子は、−度形成されると、動的アド
レス変換機構（Ｄ　Ａ　Ｔ）プロセスへの入力（９２）
になる。

第１０図はオペランドのアドレシングにおける、前記の
関連出願によるＳＴＤ選択機構（１０１）を示す。動的
アドレス変換で使用するためにＳＴＤを得るためにアク
セス・レジスタの内容を使用するプロセスは、アクセス
・レジスタ変換（ＡＲＴ）動作１００と呼ばれる。（こ
の動作は第１図では参照番号２０で示されている。）命
令１０２は、オペレーション・コード、ベース・アドレ
スを含む汎用レジスタ１０４を指定するＢフィールド。

及び加算器１０５により汎用レジスタ１０４のベース・
アドレスと結合される時に記憶オペランドの論理アドレ
スを形成する変位りを有する。アクセス・レジスタ・モ
ードにおいて、Ｂフィ゛−ルドはＡＬＥＴを含むアクセ
ス・レジスタ１０６も指定する。ＡＬＥＴは、ＡＲＴで
変換されると、データが記憶されるアドレス空間に関す
るＳＴＤを与える。ＡＲＴ　１００からのＳＴＤは、加
算器１０５からの論理アドレスと結合され、動的アドレ
ス変換（ＤＡＴ）動作１０８（第４図に詳細を説明）で
変換されて、システムで使用するためのオペランドの実
アドレスを与える。第１０図に示すＢフィールド及び変
位りに加えて、記憶オペランドの論理アドレスを含む汎
用レジスタを指定するためにＲフィールドを用いてもよ
い。

第１１図はＡＬＥＴの実アドレスへの変換を示す。ブロ
ック１１０に示すのは汎用レジスタＯ〜１５のアレイで
ある。アクセス・レジスタＯ〜１５の１１２は、第１０
図に関連して以前に述べたように、アレイ１１０の汎用
レジスタ各々と各アクセス・レジスタが対になるように
配列されている。ＡＬＥＴ中のアクセス・リスト・エン
トリ番号（Ａ　Ｌ　Ｅ　Ｎ）はアクセス・リスト１１４
又は１１５の１つの中のエントリを選択する。アクセス
・リスト１１４はＤＵＡＬ、アクセス・リスト１１５は
ＰＳＡＬである。第１１図の例では、アクセス・レジス
タ２のＡＬＥＮはＰＳＡＬ１１５のエントリ３を指す。

ＤＵＡＬの基点はディスパッチ可能ユニット・アクセス
・リスト指定（Ｄ　Ｕ　Ａ　ＬＤ）１１６により指定さ
れ、これは制御レジスタ２中のエントリをデコードする
ことにより見い出される。ＰＳＡＬの基点は、主空間ア
クセス・リスト指定（ＰＳＡＬＤ）１１７により指定さ
れ、これは制御レジスタ５中のエントリをデコードする
ことにより見い出される。ＡＲＴ中で使用されるアクセ
ス・リスト指定は有効アクセス・リスト指定（ＡＬＤ）
として知られている。

アクセス・リスト中の各エントリは、ＡＳＮの第２のテ
ーブルのエントリＡＳＴＥ１１８を指すＡＳＴＥアドレ
スを含む。これはＡＳＮの第２のテーブル（ＡＳＴ）１
１０１中に存在してもスしていなくてもよい、ＡＳＴＥ
は、実際にＡＳＴ中に存在するかどうかに完全に無関係
に、形成されその機能を実行できる。但しいくつかのＡ
ＳＴＥはＡＳＴ中に存在する必要がある。各ＡＳＴＥは
ＤＡＳ機構中で使用されるものに類似しており、第１０
図に関連して説明したように、ＤＡＴ　１０８により実
アドレスを決定するためにＳＴＤ値を含む。

同時にプログラムに利用可能な２つのアクセス・リスｌ
〜が存在する。その各々は異なったケーパビリティ・ド
メインを表わしている。１つのアクセス・リストはディ
スパッチ可能ユニット・アクセス・リスト（ＤＵＡＬ）
と呼ばれ、他方は主空間アクセス・リスト（ＰＳＡＬ）
必要と呼ばれる。ＡＬＥＴ中の１つのビットは、ＡＬＥ
ＴのＡＬＥＮがＤＵＡＬ１１４又はＰＳＡＬ１１５のど
ちらの中のエントリを指すかを決定する。アクセス・リ
スト１１４及び１１５中の各エントリは、プログラムが
使用するために利用可能である。

ＤＵＡＬドメインは、ディスパッチ可能ユニット（タス
ク又はプロセス）により実行されるプログラムのために
ディスパッチ可能ユニットを永久的に関係付けることを
意図されている。システム中の各ディスパッチ可能ユニ
ットに関して特有のＤＵＡＬが存在する。ディスパッチ
可能ユニットに関するＤＵＡＬは、ディスパッチ可能ユ
ニットが多くの異なったアドレス空間中のプログラムを
実行することがあっても、変化しない。ＰＳＡＬドメイ
ンは主アドレス空間に関係付けられる。これは、主空間
内で実行しているプログラムが共通のアドレス空間の組
に対するアクセスを共有することを可能にする。ＰＳＡ
Ｌは、例えば空間切り替えｐｃ動作で主アドレス空間が
変化する時に、変化する。プログラムは、有効なＡＬＥ
Ｔを所有している時、ＤＵＡＬ１１４又はＰＳＡＬ１１
５のいずれかのアクセス・リスト・エントリにアクセス
でき、このエントリは所望のアドレス空間を指定する。

他のドメインも、同様にＡＬＥＴ及び選択された制御レ
ジスタを用いて実現及び制御できる。例えば、システム
中の全てのプログラムのケーパビリティを有する全シス
テム・アクセス・リスト（ＳＷＡＬ）ドメインを形成し
うる。例えば既存の機構をさらに利用することを可能に
するために、５ＡＳＮドメイン・アクセス・リスト（Ｓ
ＳＡＬ）等の種々のドメインのサブセットを所望により
形成することができる。

ＤＵＡＬのエントリ０及び１は使用されない。

というのは、ＡＲアトレジ・ング・モードの時、ＡＬＥ
Ｔが、各々主アドレス空間及び第２アドレス空間中のオ
ペランドをアクセスするために予約されているからであ
る。ＣＰＵのアドレシング・モードはＰＳＷ中のビット
により指定される。ＣＰＵがＡＲアドレシング・モード
の時、ゼロのＡＬＥＮを有するＡＬＥＴは常に主アドレ
ス空間を参照し、１のＡＬＥＮを有するＡＬＥＴは常に
第２アドレス空間を参照する。第１１図を参照すると、
ボックス１１９はこれらの特殊なＡ　Ｌ　Ｅ　Ｔを識別
し、それらが生じた時にＰＡＳＮ及び５ＡＳＮに関する
正しいＳＴＤをＤＡＴに与える。ＣＰＵがホーム・アド
レシング・モードの時、ホーム・アドレス空間は、実行
される命令及びデータの供給元である。ホーム・アドレ
ス空間は、実行されるプログラムに関するスーパーバイ
ザ制御情報を有するアドレス空間として定義される。規
約により。

オペレーティング・システムはデ・−タ・アクセスのた
めに各ホーム空間毎に２のＡ　Ｌ　Ｅ　Ｎを割り当て、
ホーム空間に関するＳＴＤはそのようなアクセスに関す
るＡＲＴにより得られる。主及び第２７１りルス空間に
関するＳＴＤ値は各々制御レジスタ１及び７に保持され
るので、アクセス・リスト・工〕、１−リ０及び１は使
用されない。インプリメントされた時、ＰＳＡＬ　１．
１５のエントリ０．１及び２１」使用されず、無効のマ
ークが付けられる。

へＲＴ索索引緩機機構Ａ　１．、　Ｂ）］、、　１０は
、ＡＲＴか＋ｑ１生［で、るＳＴＤを保持するために、
ＡＲＩ　１２゜ＡＬ１１５及びＡＳＴから入力を受は取
り保存する。またＡＬＢはアクセス・リスト指定ＤＵＣ
Ｔ又はＰＳＡＬも保持する。同じＡ　１．、　Ｅ　Ｔが
再び使用される時、ＡＬＢｌｌｏｏはＤＡＴ　１０８に
直接に正しい出力を与えるので、ＡＲＴは繰り返される
必要はない。

アクセス・レジスタ変換のこのプロセスは５第１図の５
ＴＤ（２００）を発生する。これは第１図の４に示す変
換プロセスで使用される。

データ・アイソレーションのためのデータ’７　ｆｔ１
ｌ　Ｑ−斐朋 上記のデータ空間は、特に、ＭＶＳ／ＸΔで「データ・
イン・バーチャル」又はＤＩＶと１．７で知られている
機構（例えばＩＢＭ社発行のマニコアル、ｒ　Ｍ　Ｖ　
Ｓ　／　Ｅｘｔｅｎｄｅｄ　Ａｒｃｈｉｔｅｃｔｕｒｃ
＋５ｕｐｅｒｖｉｓｏｒ　　５ｅｒｖｉｃｅ　　ａｎｄ
　　Ｍａｃｒｏ　　ＴｎｓｔｒｕｃｔｉｏｎｐＪ（ＧＣ
２８−１１５４）：　　　ｒＡｍ　　丁ｎｔｒｏｄｕｃ
ｔｉｎｎ　　ｔ。

Ｄａｔａ−ｉｎ−ＶｉｒｔｕａｌＪ　（ＧＣ６６−０２
５９）；　　ｊＭＶ　Ｓ　／Ｅｘｔｅｎｄｅｄ　Ａｒｃ
ｈｉｔＱｃｔｕｒｅ　Ｓｙｓｔｅｍ　Ｌ、ｏｇｉＣＬｉ
ｂｒａｒｙ：Ｄａｔａ−ｉｎ−ＶｉｒｔｕａｌＪ　（Ｕ
、Ｙ　２８　１６５５　）を参照されたい）に関連した
データ保管のような７プリケーシヨンにより使用するの
に適している。

ＤＴＶＴ術を使用すると、外部記憶上に存在する大規模
なデータ・セットをデータ空間内の連続的アドレスに写
像し、それを操作することができる。このデータ空間の
使用法は第１２図に示されている。共通領域の「穴」を
持たない、大きなサイズのデータ空間により、大きなデ
ータ・セット（２ギガ・バイトまで）をデータ空間（１
２０）に写像できる。データ・セラ１へのページは実際
にアクセスされた場合にだけ（１，２２）自動的にシス
テムによって主記憶に導入されるどしても、データ・セ
ットは、あたかもそれが記憶装置（１１１）に読込まれ
たかのようにアプリケ−・ジョン・プログラマによりア
クセスすることができる。最後に、変更されたページを
システムがモニタし、変更されたページだけをコミット
・プロセス（１，２３）で外部記憶に書込む。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は、索引テーブルを用いた、仮想
アドレス・実アドレス変換プロセスを示す図、 第２Ａ図は従来技術）のＭＶＳ／ＸＡアドレス空間の構
造を示す図、 第２Ｂ図は本発明によるデータ空間の構造を示す図、 第３図は単一ＤＬＡＴハツシュ・アドレスによりアクセ
スされるＤＬＡＴエントリの各月のフォーマットを示す
図、 第４図は実施例で用いるトランスレータを示す図、 第５図は実施例で用いるＤ　Ｌ　Ａ　Ｔロード制御回路
を示す図、 第６Ａ図及び第６Ｂ図は、所定の仮想アｌ”　Ｉ・−ｊ
に関して索引テーブルから実アドレスが取ｊｌ　、１．
１．１．せるか否かを決定するために必要な論理を示オ
間第７図はページ・テーブルへのセグメントの７ツピン
グを示す図、 第８図はアドレス空間で実行しているプログラムによる
２つのデータ空間の使用を示す図第９図はＳＴＤ選択機
構とＤＡＴのプロセスとの関係を示す図、 第１０図はオペランドのアドレシング時のアクセス・レ
ジスタの使用を示す図、 第１１図はアクセス・レジスタの内容の変換を示す図、 第１２図はデータ・イン・バーチャル機構を用いた、デ
ータのアイソレーションのためのデータ空間の使用を示
す図、 第１３図はデータ空間に関する低アドレス保護の無効化
を示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 第２Ａ図 第７図 第８図 ＼ ン ＳＴＤ　１ｔＪＫ　　、７ １０１　′ 第１０５！ｊ

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵ、主記憶、上記ＣＰＵ及び主記憶に接続さ
   れたシステム資源、並びに命令及びデータを含む複数の
   アドレス空間をサポートするオペレーティング・システ
   ムを有するデータ処理システムにおいて、プログラム・
   アドレス空間及びデータ・アドレス空間の２つの異なっ
   た型のアドレス空間をサポートし、上記プログラム・ア
   ドレス空間は少なくとも１つの記憶域セグメントが上記
   プログラム・アドレス空間型の全てに共通であり且つ少
   なくとも１つの記憶域セグメントが特定のアドレス空間
   に特有であり、上記データ空間は全ての記憶域セグメン
   トが各アドレス空間に特有であることを可能にする機構
   であって、上記アドレス空間の１つの内の仮想アドレス
   を主記憶装置内の実アドレスに変換する手段と、上記仮
   想アドレス変換手段を迂回するために使用可能な、仮想
   アドレス及び対応する実アドレスを含むエントリを有す
   る動的索引テーブルと、上記共通セグメント内のアドレ
   スに関して上記プログラム・アドレス空間型のアドレス
   空間の間で上記エントリを共有することを許すプログラ
   ム・アドレス空間と、上記エントリの共有を許さないデ
   ータ空間とを区別する手段とを有する記憶管理機構。
2. （２）ＣＰＵ、主記憶、上記ＣＰＵ及び主記憶に接続さ
   れたシステム資源、並びに複数のアドレス空間をサポー
   トするオペレーティング・システムを有し、上記アドレ
   ス空間の各々はセグメント記述子テーブルにより識別さ
   れ、上記アドレス空間のあるものは命令及びデータを含
   むプログラム・アドレス空間に指定され、上記アドレス
   空間の他のものはデータのみを含むデータ空間に指定さ
   れるデータ処理システムにおいて、仮想アドレスを実ア
   ドレスに変換する方法であって、 以前に変換された仮想アドレスを対応する実アドレスと
   共に変換索引バッファ中のエントリとして記憶し、 変換すべき仮想アドレスが上記エントリの１つの仮想ア
   ドレスにマッチし、且つ上記仮想アドレスの両者が同じ
   セグメント・テーブル記述子に関係付けられるか、又は
   上記仮想アドレスの両者が共通セグメント中のアドレス
   に関係付けられ、且ついずれのアドレスもデータ空間の
   一部でない場合に、上記エントリを用いて変換プロセス
   を迂回するステップを含むアドレス変換方法。