JPS61148551A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPS61148551A JPS61148551A JP59270878A JP27087884A JPS61148551A JP S61148551 A JPS61148551 A JP S61148551A JP 59270878 A JP59270878 A JP 59270878A JP 27087884 A JP27087884 A JP 27087884A JP S61148551 A JPS61148551 A JP S61148551A
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- Japan
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- translation
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1009—Address translation using page tables, e.g. page table structures
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置のアドレス変換方式に係り、特
に階層構造を持つ多段階のアドレス変換テーブルを用い
る場合に好適なアドレス変換方式〔発明の背景〕 従来の情報処理装置のアドレス変換方式には、階層構造
の変換テーブルを用いるものが多い。階層構造を用いる
理由は、アドレス変換テーブルを柔軟に構築できること
である。すなわち、階層構造にしないと、変換テーブル
を連続した領域に確保しなければならないし、どのプロ
グラムに対しても全アドレス範囲に対する変換テーブル
が必要となる１階層構造にすることにより、個々のプロ
グラム毎にそれがアクセスするアドレス範囲をカバーす
る変換テーブルを作成すればよいし、動的にアクセス範
囲が変化する場合にも、追加が簡単にできる。従来２段
階の変換テーブルが用いられてきたが、アドレス空間を
拡張すれば、それに見合うような多段階の変換テーブル
が必要となる。
に階層構造を持つ多段階のアドレス変換テーブルを用い
る場合に好適なアドレス変換方式〔発明の背景〕 従来の情報処理装置のアドレス変換方式には、階層構造
の変換テーブルを用いるものが多い。階層構造を用いる
理由は、アドレス変換テーブルを柔軟に構築できること
である。すなわち、階層構造にしないと、変換テーブル
を連続した領域に確保しなければならないし、どのプロ
グラムに対しても全アドレス範囲に対する変換テーブル
が必要となる１階層構造にすることにより、個々のプロ
グラム毎にそれがアクセスするアドレス範囲をカバーす
る変換テーブルを作成すればよいし、動的にアクセス範
囲が変化する場合にも、追加が簡単にできる。従来２段
階の変換テーブルが用いられてきたが、アドレス空間を
拡張すれば、それに見合うような多段階の変換テーブル
が必要となる。
例えば、アドレスの上限値を２ａｌ ｌから２６３−
１に拡大する場合には、５段階程度の変換テーブルが必
要となる。その場合、アドレス変換のためのメモリ・フ
ェッチ回数が２回から５回に増大し、変換速度が低下す
るという問題が生じる。
１に拡大する場合には、５段階程度の変換テーブルが必
要となる。その場合、アドレス変換のためのメモリ・フ
ェッチ回数が２回から５回に増大し、変換速度が低下す
るという問題が生じる。
本発明の目的は、アドレス変換のためのメモリ・フェッ
チ回数を減少し、アドレス変換速度の向上を実現する方
式を提供することにある。
チ回数を減少し、アドレス変換速度の向上を実現する方
式を提供することにある。
仮想アドレスの上限値の拡張は、情報処理装置のハード
ウェア、ソフトウェアに大きな影響を与えるため、徐々
に拡張していくのではなく、一度に大巾な拡張が行われ
るのが普通である。しかし実際に必要なアドレス空間の
大きさは徐々にしか増大しない、特に、従来プログラム
は従来のアドレス空間の大きさで十分動作できる。
ウェア、ソフトウェアに大きな影響を与えるため、徐々
に拡張していくのではなく、一度に大巾な拡張が行われ
るのが普通である。しかし実際に必要なアドレス空間の
大きさは徐々にしか増大しない、特に、従来プログラム
は従来のアドレス空間の大きさで十分動作できる。
アドレス空間の拡張に伴い、アドレス変換の階層構造が
多段階になっても、プログラムの実行に最低限必要なア
ドレス変換テーブルのみ作成し、参照することができれ
ば、アドレス変換のためのメモリ・フェッチ回数は最少
にできることになる。
多段階になっても、プログラムの実行に最低限必要なア
ドレス変換テーブルのみ作成し、参照することができれ
ば、アドレス変換のためのメモリ・フェッチ回数は最少
にできることになる。
そのために、アドレス変換テーブルが何段階まで作成さ
れているかを表わすレベル情報をアドレス変換のために
用いる制御レジスタ内に記録しておく。そしてアドレス
変換の際には当該レベル情報の値に従ってフェッチする
アドレス変換テーブルの個数を制御することにより、必
要な回数だけのメモリ・フェッチが行われることになり
、アドレス変換の処理時間を短縮することができる。
れているかを表わすレベル情報をアドレス変換のために
用いる制御レジスタ内に記録しておく。そしてアドレス
変換の際には当該レベル情報の値に従ってフェッチする
アドレス変換テーブルの個数を制御することにより、必
要な回数だけのメモリ・フェッチが行われることになり
、アドレス変換の処理時間を短縮することができる。
なお、アドレス拡張以前のアドレス範囲で動作していた
プログラムの場合には、制御レジスタのレベルはＯにな
っており、従来と同様、２段階のアドレス変換テーブル
のフェッチで済み、従来に比べて性能低下は生じない。
プログラムの場合には、制御レジスタのレベルはＯにな
っており、従来と同様、２段階のアドレス変換テーブル
のフェッチで済み、従来に比べて性能低下は生じない。
以下１本発明の一実施例を、第１図〜第４図を用いて説
明する。
明する。
第１図は、拡張された仮想アドレスの構成を表わしたも
のである。従来は２３′ビツト〜２°ビツトの３１ビツ
トのみからなっており、２３０〜２ｚ。
のである。従来は２３′ビツト〜２°ビツトの３１ビツ
トのみからなっており、２３０〜２ｚ。
ビットがセグメントテーブルのインデックスであり、２
１〜２１２がページテーブルのインデックスであり、２
１２〜２°がバイトインデックスである。
１〜２１２がページテーブルのインデックスであり、２
１２〜２°がバイトインデックスである。
従来はこれのみでセグメント・テーブルとページ・テー
ブルの２段階の変換テーブルが使用されていた０本実施
例では、さらに６４ビツトの仮想アドレスに拡張され、
拡張された部分として３段階の変換テーブル（以下夫々
のテーブルをベーストテーブル、ベース２・テーブル、
ベース３・テーブルと呼ぶことにする。）が追加された
例を示しているが、本発明は他のアドレス構成や変換テ
ーブル段階に対しても適用できる。
ブルの２段階の変換テーブルが使用されていた０本実施
例では、さらに６４ビツトの仮想アドレスに拡張され、
拡張された部分として３段階の変換テーブル（以下夫々
のテーブルをベーストテーブル、ベース２・テーブル、
ベース３・テーブルと呼ぶことにする。）が追加された
例を示しているが、本発明は他のアドレス構成や変換テ
ーブル段階に対しても適用できる。
第２図は、変換のために使用する制御レジスタ２０の構
成を示す、プログラムの実行に最低限必要な変換テーブ
ルの中の最上位の変換テーブルの先頭アドレス２１とそ
のレベル２２を保持している。
成を示す、プログラムの実行に最低限必要な変換テーブ
ルの中の最上位の変換テーブルの先頭アドレス２１とそ
のレベル２２を保持している。
第３図は、アドレス変換の概念図を示す、制御レジスタ
２１のレベル部分２２の内容がデコーダ４０によりデコ
ードされ、セレクタ３１，３２゜３３．３４の制御に使
用される。
２１のレベル部分２２の内容がデコーダ４０によりデコ
ードされ、セレクタ３１，３２゜３３．３４の制御に使
用される。
レベル２２がベース２テーブルを表わす場合、すなわち
レベル＝２の場合を説明する。制御レジスタの先頭アド
レス部２０は各レベルの加算器６１〜６４に供給され、
当該加算器６１〜６４には、さらに仮想アドレス１０内
の対応するインデックス部１１〜１４が供給され、（先
頭アドレスの内容）＋（イ・ンデツクス部の内容）×（
テーブルのエントリ長）という計算が行われる。レベル
のデコーダ４０により、セレクタ３１〜３４のうちセレ
クタ３２のみオンとなり、他はオフになる。
レベル＝２の場合を説明する。制御レジスタの先頭アド
レス部２０は各レベルの加算器６１〜６４に供給され、
当該加算器６１〜６４には、さらに仮想アドレス１０内
の対応するインデックス部１１〜１４が供給され、（先
頭アドレスの内容）＋（イ・ンデツクス部の内容）×（
テーブルのエントリ長）という計算が行われる。レベル
のデコーダ４０により、セレクタ３１〜３４のうちセレ
クタ３２のみオンとなり、他はオフになる。
デコーダ４０の詳細は公知の技術で容易に実現できるの
で省略する。上記加算の結果は、メモリ・フェッチ・ア
ドレスとして使用され、Ｂ２テーブル内のエントリ５２
のフェッチが行われる。フェッチした内容５２とＢ３イ
ンデックス１３の内容は加算器６６の入力となり、Ｂ３
テーブル内のエントリ５３のフェッチのためのアドレス
が計算される。すなわち、（エントリ５２の内容）＋（
Ｂ３インデックス１３の内容）×（テーブルのエントリ
長）の計算が行われ、セレクタ３３を通して８３テーブ
ル内のエントリ５３のフェッチが行われる。
で省略する。上記加算の結果は、メモリ・フェッチ・ア
ドレスとして使用され、Ｂ２テーブル内のエントリ５２
のフェッチが行われる。フェッチした内容５２とＢ３イ
ンデックス１３の内容は加算器６６の入力となり、Ｂ３
テーブル内のエントリ５３のフェッチのためのアドレス
が計算される。すなわち、（エントリ５２の内容）＋（
Ｂ３インデックス１３の内容）×（テーブルのエントリ
長）の計算が行われ、セレクタ３３を通して８３テーブ
ル内のエントリ５３のフェッチが行われる。
以下、同様にしてＢ３テーブル、セグメント・テーブル
、ページ・テーブル内の各エントリが順次フェッチされ
、ページ・テーブル内のエントリ５５がそのまま実アド
レス７０の上位部分７１を構成する。また、実アドレス
７０の下位部分７２は、仮想アドレス１０内のバイト・
インデックス１６の内容そのままにより構成される１以
上のようにして、仮想アドレスから実アドレスへのアド
レス変換が実施される。
、ページ・テーブル内の各エントリが順次フェッチされ
、ページ・テーブル内のエントリ５５がそのまま実アド
レス７０の上位部分７１を構成する。また、実アドレス
７０の下位部分７２は、仮想アドレス１０内のバイト・
インデックス１６の内容そのままにより構成される１以
上のようにして、仮想アドレスから実アドレスへのアド
レス変換が実施される。
以上、アドレス変換の概要を説明した。
次に、アドレス変換の処理の流れを第４図を用いて説明
する１本発明はハードウェアによって実現することもフ
ァームウェア（マイクロ・プログラム）によって実現す
ることもソフトウェアによって実現することも可能であ
る０本実施例ではファームウェアによる実現の例として
、第４図に処理フローを示す。
する１本発明はハードウェアによって実現することもフ
ァームウェア（マイクロ・プログラム）によって実現す
ることもソフトウェアによって実現することも可能であ
る０本実施例ではファームウェアによる実現の例として
、第４図に処理フローを示す。
（１）制御レジスタ内のレベル情報２２を得る。レベル
情報の値によって分岐する。すなわち、レベルが０の時
（５）へ、１の時（４）へ、２の時（３）へ、それぞれ
分岐する。分岐先で制御レジスタ内の先頭アドレス情報
が使用される（ステップ１０１）。
情報の値によって分岐する。すなわち、レベルが０の時
（５）へ、１の時（４）へ、２の時（３）へ、それぞれ
分岐する。分岐先で制御レジスタ内の先頭アドレス情報
が使用される（ステップ１０１）。
（２）制御レジスタ内の先頭アドレス情報２１を得、そ
の内容＋（仮想アドレス１０内のＢ１インデックス１１
の値）Ｘ（Ｂｌテーブル・エントリ長）の計算を行う（
ステップ１０２）。その結果の値をアドレスとしてＢ１
テーブル内の該当エントリ５１をフェッチする。フェッ
チした値はＢ２テーブルの先頭アドレスを指す（ステッ
プ１０３）。
の内容＋（仮想アドレス１０内のＢ１インデックス１１
の値）Ｘ（Ｂｌテーブル・エントリ長）の計算を行う（
ステップ１０２）。その結果の値をアドレスとしてＢ１
テーブル内の該当エントリ５１をフェッチする。フェッ
チした値はＢ２テーブルの先頭アドレスを指す（ステッ
プ１０３）。
（３）制御レジスタ内の先頭アドレス情報２１または処
理（２）で得た情報が８２テーブルの先頭アドレスを指
す、その内容＋（仮想アドレス１０内のＢ２インデック
ス１２の値）Ｘ（Ｂ２テーブル・エントリ長）の計算を
行う（ステップ１０４）。
理（２）で得た情報が８２テーブルの先頭アドレスを指
す、その内容＋（仮想アドレス１０内のＢ２インデック
ス１２の値）Ｘ（Ｂ２テーブル・エントリ長）の計算を
行う（ステップ１０４）。
その結果の値をアドレスとしてＢ２テーブル内の該当エ
ントリ５２をフェッチする。フェッチし、た値はＢ３テ
ーブルの先頭アドレスを指す（ステップ１０５）。
ントリ５２をフェッチする。フェッチし、た値はＢ３テ
ーブルの先頭アドレスを指す（ステップ１０５）。
（４）制御レジスタ内の先頭アドレス情報２１またーは
処理（３）で得た情報が８３テーブルの先頭アドレスを
指す。その内容＋（仮想アドレス１０内の８３インデツ
クス１３の値）Ｘ（Ｂ３テーブル・エントリ長）の計算
を行う（ステップ１０６）。
処理（３）で得た情報が８３テーブルの先頭アドレスを
指す。その内容＋（仮想アドレス１０内の８３インデツ
クス１３の値）Ｘ（Ｂ３テーブル・エントリ長）の計算
を行う（ステップ１０６）。
その結果の値をアドレスとしてＢ３テーブル内の該当エ
ントリ５３をフェッチする。ツーエッチした値はセグメ
ント・テーブルの先頭アドレスを指す（ステップ１０７
）。
ントリ５３をフェッチする。ツーエッチした値はセグメ
ント・テーブルの先頭アドレスを指す（ステップ１０７
）。
（５）制御レジスタ内の先頭アドレス情報２１または処
理（４）で得た情報がセグメント・テーブルの先頭アド
レスを指す。その内容＋（仮−想アドレス１０内のセグ
メント・インデックス１４の値）×（セグメント・テー
ブル・エントリ長）の計算を行う（ステップ１０８）、
その結果の値をアドレスとしてセグメント・テーブル内
の該当エントリ５４をフェッチする。フェッチした値は
ページ・テーブルの先頭アドレスを指す（ステップ１０
９）。
理（４）で得た情報がセグメント・テーブルの先頭アド
レスを指す。その内容＋（仮−想アドレス１０内のセグ
メント・インデックス１４の値）×（セグメント・テー
ブル・エントリ長）の計算を行う（ステップ１０８）、
その結果の値をアドレスとしてセグメント・テーブル内
の該当エントリ５４をフェッチする。フェッチした値は
ページ・テーブルの先頭アドレスを指す（ステップ１０
９）。
（６）処理（５）で得たページ・テーブルの先頭アドレ
ス＋（仮想アドレス１０内のページ・インデックス１５
の値）×（ページ・テーブル・エントリ長）の計算を行
う（ステップ１１０）。その結果の値をアドレスとして
ページ・テーブル内の該当エントリ５５をフェッチする
（ステップ１１１）。
ス＋（仮想アドレス１０内のページ・インデックス１５
の値）×（ページ・テーブル・エントリ長）の計算を行
う（ステップ１１０）。その結果の値をアドレスとして
ページ・テーブル内の該当エントリ５５をフェッチする
（ステップ１１１）。
（７）フェッチした内容は、実アドレス７０内の上位部
分７１を構成する。下位部分７２は、仮想アドレス変換
内のバイト・インデックス１６の内容がそのまま設定さ
れる（ステップ１１２）。
分７１を構成する。下位部分７２は、仮想アドレス変換
内のバイト・インデックス１６の内容がそのまま設定さ
れる（ステップ１１２）。
以上のようにして、仮想アドレス１０が実アドレス７０
に変換される。
に変換される。
なお、各変換テーブルのエントリの下部には無効ビット
（Ｉ）が設けられている。各テーブル・エントリをフェ
ッチした際、無効ビット（Ｉ）が０の時は上記処理が続
行され、１の時はそれに続く処理は実施されない代りに
「アドレス変換例外」という割込み条件を発生する。こ
の処理についてはすでに公知なので、説明は省略する。
（Ｉ）が設けられている。各テーブル・エントリをフェ
ッチした際、無効ビット（Ｉ）が０の時は上記処理が続
行され、１の時はそれに続く処理は実施されない代りに
「アドレス変換例外」という割込み条件を発生する。こ
の処理についてはすでに公知なので、説明は省略する。
以上のようにして、アドレス変換が実施されるが、本実
施例によれば、必要最少限のメモリ・フェッチ回数でも
ってアドレス変換が実施でき、変換速度を向上すること
ができる。
施例によれば、必要最少限のメモリ・フェッチ回数でも
ってアドレス変換が実施でき、変換速度を向上すること
ができる。
本発明によれば、拡張されたアドレス構成におけるｌｔ
ｉ’層梼造のアドレス変換テーブルを必要最少限の段数
に抑えることができるという効果がある。
ｉ’層梼造のアドレス変換テーブルを必要最少限の段数
に抑えることができるという効果がある。
これによって、アドレス変換テーブルのためのエリアを
削減できるとともに、アドレス変換の速度を向上するこ
とができる。
削減できるとともに、アドレス変換の速度を向上するこ
とができる。
第１図は仮想アドレスの構成図、第２図はアドレス変換
のための制御レジスタの構成図、第３図はアドレス変換
概念図、第４図はアドレス変換処理の流れ図である。 １０・・・仮想アドレス構成、２０・・・制御レジスタ
構成、３１〜３４・・・選択回路、４０・・・デコーダ
、５１〜５５・・・変換テーブル・エントリ、６１〜第
１図 篤 ２ 凹 ２１ ｌｔ ｆＪ ３ 図 葛 ４ 図
のための制御レジスタの構成図、第３図はアドレス変換
概念図、第４図はアドレス変換処理の流れ図である。 １０・・・仮想アドレス構成、２０・・・制御レジスタ
構成、３１〜３４・・・選択回路、４０・・・デコーダ
、５１〜５５・・・変換テーブル・エントリ、６１〜第
１図 篤 ２ 凹 ２１ ｌｔ ｆＪ ３ 図 葛 ４ 図
Claims (1)
- 仮想アドレスから実アドレスへのアドレス変換を階層構
造の変換テーブル群を用いて行う情報処理装置において
、プログラムの実行に必要最小限のアドレス変換テーブ
ルの中で最上位に位置する変換テーブルの先頭アドレス
と当該変換テーブルが上記階層構造の中に位置する段階
を表わすレベル情報を保持するための制御レジスタを設
け、アドレス変換に際しては、該制御レジスタのレベル
情報に従い、該制御レジスタの示すアドレス変換テーブ
ルを先頭に順次、該テーブル以下のアドレス変換テーブ
ルをアクセスしてアドレス変換を実施することを特徴と
する情報処理装置のアドレス変換方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270878A JPS61148551A (ja) | 1984-12-24 | 1984-12-24 | アドレス変換方式 |
| US06/810,189 US4876646A (en) | 1984-12-24 | 1985-12-18 | Data processor having multilevel address translation tables |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270878A JPS61148551A (ja) | 1984-12-24 | 1984-12-24 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148551A true JPS61148551A (ja) | 1986-07-07 |
Family
ID=17492223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270878A Pending JPS61148551A (ja) | 1984-12-24 | 1984-12-24 | アドレス変換方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4876646A (ja) |
| JP (1) | JPS61148551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4876646A (en) | 1989-10-24 |
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