JPH0271491A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野） 本発明は半導体装置の低消費電力化に係り、特に′／ｌ
！池の電圧により動作させるメモリに関する。

【従来の技術１ 従来のＤＲＡＭ回路は、特公昭６１−６１４−７９号に
記載のように信号を蓄積する複数のメモリセルからなる
メモリアレー（メモリセルマトリクス）、複数のメモリ
セルのうち一つを選択するＸデコーダ、Ｘデコーダ、メ
モリセルから読みだされた（８号を増幅するセンスアン
プ等から成っている。メモリセルマトリクスはデータ線
とそれに交差するように設けたツー１−線、その交点に
設けたメモリセルから成っている。メモリセルは−っの
ＭＯＳ−ＦＥＴと一つのコンデンサから成り１Ｍ０８−
ＦＥＴのドレイン端子はデータ線に、ソース端子はコン
デンサの一端に、ゲート端子はワード線にそれぞれつな
がっている。また、コンデンサの他端（ここではプレー
トという）には制御された電圧が印加されている。これ
らの回路でのメモリセルの信号の読みだし、書き込みは
、次のように行う。

ある−本のワードｍ電圧を高電位にし、メモリセルに蓄
積していた信号（以下メモリセル信号という）をデータ
線に読みだす。読みだした信号はセンスアンプで増幅し
、対となるデータ線を高電位と低電位にする。この時選
択されているメモリセルには上記データ線の電圧が蓄積
される。これにより、メモリセルに再び同じ信号が書き
込まれる。この後選択されていたワード線の電位を高電
位から少し下げる。この電位の低下量は高電位を書き込
んだメモリセルのトランスファゲート（ＭＯＳ−ＦＥＴ
）がＯＦＦとなる程度である。

この後、プレート端子の電位を低電位から高電位する。

これによりメモリセル信号のうち高電位のものは電位を
さらに高くする。一方、低電位のものはその電位がセン
スアンプによって保持されているため変わらない。これ
によりメモリセルに蓄積する信号量を大きくシ、高Ｓ／
Ｎ化を図っている。しかし、上記メモリ回路は低消費電
力化の点については配ノ、トされていなかった。

［発明が解決しようとする課題１ 近年、メモリの用途が広がり、ランプ１−プコンピュー
タをはじめとしてポータプル機：）：（に匝われるよう
になっている。このような用途のメモリでは電池での動
作も必要となりメモリの低電源電圧化、低消費電力化が
必要となる。また、マイクロコンピュータなどでは５■
以下の電源電圧で使用するものもある。これらの１−ｓ
ｒとシステムを組む場合、従来のメモリは電源電圧が５
■であるため、マイクロコンピュータなどはプルアップ
抵抗などを必要とした。これは、システｔ１の実装密度
を低下させ製造コストをａ′６くする。５■以下（例え
ば１ｖ〜３Ｖ）で動作するメモリがあればこの問題は解
決する。したがって、メモリの低電源電圧化が必要とな
る。他方、メモリの高集積化は依然進んでおり、それと
ともに−度に充放′にするデータ、線数が増加し５それ
により消費電力は増大する傾向にある。消費電力の増大
は、チップ温度の１−昇によるＤＲＡＭの情報保持特性
の劣化、チップ内外の雑音の増大を生じ、メモリが誤動
作を生じる７駈囚となる。１　したがって、メモリの低
消費電力化が必要である。

本発明の目的は、メモリの／ｌ’ｌ　費′泄力を大幅に
低減すること、メモリを電池の電圧のような低電圧で動
作させることにある。

［課題を解決するための手段］ 上記１１的は、オンチップ電圧リミッタを用いて、チッ
プ内で使う信号の電圧振幅を低下させること、メモリア
レーではメモリセルのプレートからのメモリセル信号の
書込みにより蓄積電荷量を確保しつつデータ線の電圧振
幅をセンスアンプが動作する最小の大きさまで低減する
ことにより達成できる。

［作用］ 電圧リミッタを用いてチップ内の信号の電圧振幅を小さ
くすることにより消費電力を低減できる。

また、メモリセルのプレー１−からの占込みによりメモ
リセルの蓄積電荷を確保し、寄生容量の大きなデータ線
の電圧振幅を小さくするので低電源電圧化、低消費電力
化が図れる。

［実施例１ 以下、本発明の一実施例を第１図により説明する。第１
図は低消費′市力メモリチップおよびそれを動作させる
ための電源を示している。ここでは電源は電池としてい
る。

第１図で１はメモリチップである。Ｍ　Ａはメモリアレ
ーで、メモリセルＭＣ、データ線Ｄ、／　Ｄ　。

ワード線Ｗ、プレー１〜配ａＰ、センスアンプＳＡ等か
らなる。ＣＣは周辺回路で、入出力インタフェイス回路
やメモリアレーのｌ１ｌｕ動信号発生回路からなる。こ
の周辺回路には電圧リミッタ回路も含まれる。電圧リミ
ッタ回路としては特開昭５８−７０４８２号に示すよう
なものがある。ＲＶは基準電圧発生回路で、電源電圧と
Ｏｖの間の電圧を数種作る。この電圧は電圧リミッタに
伝えられ、電流増幅されてチップ内で使う電圧となる。

基準電圧発生回路も特開昭５８−７０４８２に示される
ものがある。ＰＡＤＩ、ＰＡＤ２はボンディング用パノ
Ｉ−で、ここでは電源用（Ｖｃｃ、　Ｖｓｓ）のみ示し
ている。ＢＷＩ、ＢＷ２はボンディングワイヤ、ＬＬ、
Ｌ２はパッケージのピンの概略を示している。Ｂは電池
である。

周辺回路は電圧リミッタで作った電圧とチップ外部から
入力された′電圧を使っている。電圧リミッタしこより
パルス信号の電圧振幅を下げることにより消費電力を低
減している。メモリアレーは前述のようにデータ線の充
放′氾電流が非常に大きい。

このデータ線の電圧振幅はメモリセルの蓄積電荷を確保
するため大きくなっている。実際にメモリセルへ入力さ
れる電荷はデータ線上の電荷のおおよそ１／１０以下と
なっている。すなわち、はとんどの電荷は使われず、む
だな充放ｆｆ１ｆｆｉ流として消費される。メモリセル
に蓄積される電荷がデータ線の電圧振幅に関係なく大き
くできればデータ線の電圧振幅は小さくすることができ
る。そこで本実施例ではデータ線の電圧振幅とは無関係
に蓄積電荷を大きくすることによりデータ線の電圧振幅
を低減し、低消費′重力化を図っている。蓄積電荷を大
きくする方法としては、メモリセルのコンデンサの容量
を大きくする方法がある。また、ワード線によって選択
されたメモリセルにプレー１へ端子からメモリセル信号
を占込むことにより、蓄積電荷を大きくする方法がある
。これらにより。

メモリセルの蓄積電荷を十分確保しつつ、ｒ肖費電力の
低減を図っている。

以上述べたように本実施例によればＤ　ＲＡＭの消費電
力を大幅に低減できる。これにより、情報保持特性を向
上でき、雑音を低減できる。したがって、ＤＲＡＭの誤
動作を無くすことができる。

また、ＤＲＡＭを電池でも動作させることができ、ポー
タプル機器への応用を広げることができる。

なお、ここでは電源は電池としたが商用の電源線から作
った電圧を用いてもよい。

本発明の別の実施例を第２図により説明する。

本実施例はプレー１〜からのメモリセル信号の、卦込み
を用いてデータ線電圧振幅を低減する方法を示している
。第２図（ａ）はメモリチップを示しており、ここでは
電源電圧として外部から５ｖを印加する場合について示
している。ここで示すＭＯＳ−ＦＥＴは矢印の付いてい
るものがＰチャネルＭＯ５−ＦＥＴ　（ＰＭＯＳ）、矢
印の付いてないものがＮチャネルＭＯＳ　　ＦＥＴ　（
ＮＭＯＳ）である。ＭＯＳ−ＦＥＴのしきい電圧は１０
．５Ｖと仮定する。第２図（ａ）で１はメモリチップで
ある。ＭＡはメモリアレーで、複数のデータ線Ｄ　Ｌ＋
、／　Ｄ。〜Ｄ　ｎ　、　／　Ｄ　ｎ　、　＞Ｍ数のワ
ード！ｆＡ　Ｗ　ｏ　＋Ｗ、・、ブレート１１己線Ｐ。

、メモリセルＭＣ，、センスアンプＳＡ、〜ＳＡｎ、デ
ータ線プリチャージトランジスタＴ　Ｉ）。〜Ｔ　ｐ］
ｌスイッチトランジスタ１゛ｙ、〜７ｙ、からなる。な
お、プレート配線は、ここでは１本のみ示しているがワ
ード線数本から数十本単位で設け、選択的に駆動する。

ＸＤはＸデコーダで複数のワード線のうちの一本を選択
する。ＹＤはＸデコーダで複数のデータ線対のうちの一
対を選択する。Ｙ、、−ＹｎはＸデコーダの出力信号線
でＸデコーダの出力信号を伝える。

ＰＤはプレートｌ原動回路で、複数のプレート配線を選
択的に駆動する。２はデータ線プリチャージ電圧発生回
路である。この回路では基（＜１！雷電圧生回路で作っ
た基準電圧を用・いてデータ線プリチャジ電圧を作る。

この回路としては特開昭５８−７０４８２号の第８図や
特開昭６２−１２１９９０号の第１２図に示すものがあ
る。ＣＤはセンスアンプ駆動信号発生回路で、センスア
ンプ１□９μ動信号線Ｃ３Ｐ、Ｃ５Ｎを介してセンスア
ンプを恥勅する。ＩＯはデータ入出力線で、メモリセル
へのＤき込み信号、メモリセルからの読みだしくｃｉ号
を伝える。ＤＯＢは出力アンプで、メモリセルから読み
だした信号を増幅し出力信号Ｄｏを作る。

ＤｉＢはデータ人カバソファでチップ外部からの入力信
号Ｄｉを受はメモリセルへＲＪき込む信シ）を作る。Ｐ
Ｃはタイミングパルス発生回路で上記メモリアレー、Ｘ
デコーダ、Ｘデコーダ、センスアンプ離動信号発生回路
等を制御する信号を作る。

３は基準電圧発生回路でチップ外部から印加された５■
の電源電圧からチップ内部で使う数種の基僧電圧を作る
。ここでは４Ｖ、３Ｖ、２Ｖの３種のＪ、１ｉ（（Ｑ　
′ＩＩ！圧を作っている。この回路としては特開昭５８
−７０４８２号の第１０図から第１８図に示すものがあ
る。４，５はポンディングパッドで、ここでは電源用（
Ｖｃｃ、　Ｖｓｓ）のみ示している。

第２図（ａ）に示す回路の読みだし動作を第２ｔ￥Ｊ　
（ｂ　）に示す動作波形を用いて説明する。ここではメ
モリセルＭＣ，、の読みだし動作を中心に説明する。

データ線プリチャージ信号／Φｐが５ｖの間、データ線
はデータ線プリチャージ電圧Ｖｄｐ（＝４Ｖ）にプリチ
ャージされている。この時、センスアンプ旺動信号線Ｃ
８Ｐ、Ｃ８Ｎも４ｖとなっている。したがって、センス
アンプはオフとなっている。／ΦｐがＯｖになった後、
ＸデコーダＸＤにより複数のワード線のうち一本が選択
される。ここではワード線Ｗ０が選択され７ｖとなる。

これにより各データ線にメモリセル信号があられれる。

メモリセルＭＣｏに高レベルの信号（１）が蓄積されて
いたとするとデータ線り、の電位は４ｖから少しだけ高
くなる。次に、センスアンプ駆動信号発生回路ＣＤによ
りＣ８Ｐが５Ｖ、Ｃ５Ｎが３■となる。これによりセン
スアンプＳ　Ａ、”　Ｓ　Ａ　ｎが動作し、メモリセル
信号を増幅する。この時、Ｄｏは高レベルの５■、ＸＤ
、は低レベルの３■となる。この後、プレー１−離動回
路ＰＤによりプレートＹ〕。の電位は５Ｖから２ｖに変
化する。この時選択メモリセルの蓄積ノードＮ。やデー
タ線の電位が容量結合により変化するが、各ノードの電
位はセンスアンプ↓こよって保持されているので元の電
位に回復する。次にＹデコーダＹＤにより複数のデータ
線のうち一対が選択される。ここではり。、ＸＤ０が選
択されるとする。これによりＸデコーダの出力信号Ｙ。

が５ｖとなり、データ入出力線ｒＯにメモリセル信号が
取り出される。取り出されたメモリセル信号は出力アン
プＤＯＢで増１ｌＩｉ１１され出力信号Ｄｏとなる。な
お、書き込み動作では、これとは逆にブタ入カバソファ
ＤｉＢにより取り込ま九た入力信号が、Ｙｏが５■にな
った時、データ入出力線。

データ線を介してメモリセルに書き込まれる。

以」二のようにしてメモリセル信号の入力、出力が行わ
れた後、ワード線Ｗ。の電位が５ｖとなる。ここではメ
モリセルＭＣ，の蓄積ノードＮ。は５■、データ線り。

は５ｖとなっているのでトランジスタＴ。はオフとなる
。次にプレートＰ。の電位が２ｖから５Ｖに変化する。

これによりメモリセルＭＣ，の蓄積ノードＮ。は５ｖか
らほぼ８ｖに昇圧される。次にワード線Ｗ。がＯｖとな
り、メモリセルＭＣ，には８ｖが蓄積される。その後／
Φｐが５ｖとなりデータ線を４ｖにプリチャージする。

また、Ｃ３Ｐ、ＣＳＮは４ｖとなる。ところでメモリセ
ルＭＣ０に低レベルの信号（０）がＷｊ　ｆＡされてい
た場合、センスアンプが動作するとり。が３Ｖ、／Ｄ、
が５■となる。したがってワード線が５ｖとなってもメ
モリセルのトランジスタ′ｒｏはオンのままである。こ
の後、プレートＰ０が２■から５Ｖに変化すると、メモ
リセルＭＣ０の蓄積ノードの電位は３ｖから少し上昇す
るが。

Ｎｏの電位はセンスアンプによって保持されているので
３ｖにもどる。次にワード線Ｗ。がＯｖとなり、メモリ
セルＭＣｏには３■が蓄積される。

さて、本実施例では非選択メモリセルのプレート電位も
変化させている。これにより非選択メモリセルの蓄積ノ
ートの電位も変化する。この様子をノー１〜Ｎ□の電位
変化を例に説明する。Ｎ１に高レベルの信号（１）が？
！ｊ積されていたとするとメモリの待機時、Ｎ１は８ｖ
となっている。この後、プレートが５　Ｖ　−２Ｖ　−
５Ｖと変化すると、Ｎ、は８Ｖ−５Ｖ−８Ｖと変化する
。コ（７）　ｌ＋１１ｗ、　ハＯＶ、／Ｄ、は５Ｖもし
くは３■で、メモリセルの１−ランジスタＴ１はオフで
あり特に問題は牛しない。Ｎ工に低レベルの信号（０）
がｚ外積されていたとするとメモリの待機時、Ｎ１は３
ｖとなっている。この後プレートが５　Ｖ　−２Ｖ　−
５Ｖと変化すると、Ｎ１は３Ｖ−ＯＶ’−３Ｖと変化す
る。この時Ｗ工はＯＶ、／Ｄｏは５■もしくは３Ｖで、
メモリセルのトランジスタＴ、はオフであり特に問題は
生じない。本実施例のようにメモリセルの低レベル側電
位を持ち上げておくことにより、プレートの電位変化に
よる非選択メモリセルの誤選択を防止できる。

以」二述べたように本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。したがって、寄生容量が大きくて充放電電流の
大きなデータ線の電圧振幅は小さくし、寄生容量の小さ
いプレー１−の電圧振幅を大きくすることによりメモリ
セル信号を確保しつつ低消費電力化が図れる。また、デ
ータ線電圧ｊｂｉ　１幅に比ベプレートの電圧振幅を大
きくした方が効率がよい。本実施例ではデータ線電圧振
幅は１■であり、従来の５■振幅に比べると充放電電流
は１１５に低減できる。データ線電圧振幅はセンスアン
プを構成しているＭＯＳ−ＦＥＴのしきい電圧近傍まで
小さくできるが、動作の安定性を考慮すると１Ｖｔｎ　
ｌ＋１Ｖｔｐ　ｌ＜ΔＶｄ（Ｖｔｎ：ＮＭＯ５のしきい
電圧、ｖｔ、ｐ：２ＭＯ５のしきい電圧、Δｖｄ：デー
タ線電圧振１１−）であるのが望ましい。プレートを暉
動することによる消費電力は、２５６ワード線Ｘ　ｔ−
０２−１データ線対のアレーを仮定した場合、−度に充
放′社するデータ線容量は２００〜３００ＰＦ、プレー
ト容量は２〜３ｐＦであり無υとできる本実施例ではデ
ータ線のプリチャージ時の電位をデータ線電圧振幅の高
電位と低′社位の中間にしている。これによりさらに消
費電力の低減が図れる。メモリセルのコンデンサは通常
薄い酸化１漠を用いて作る。したがって本実施例ではプ
レー１〜の電位を、メモリの待機時、メモリセルの２種
の蓄積電位の間の電位としている。これによりメモリセ
ルのコンデンサに加わる電界が小さくなり信頼性が向上
する。また、本実施例ではメモリセル（３号は高レベル
側の方が低レベル側より大きくなっている。したがって
、情報保持特性や耐ｃχ線ソフトエラー特性が向上する
。

本発明の別の実施例を第３図を用いて説明する。

本実施例もプレートからのメモリセル信号の書込みを用
いてデータ線電圧振幅を低減する方法を示している。本
実施例はチップ外部から印加する電源電圧（Ｖｃｃ）が
１．５ｖの場合について示している。回路構成は第２図
に示す実施例と同じであるが動作電圧が異なる。したが
って基Ｉ！！電圧発生回路３の出力は１’、２Ｖ、０．
９Ｖ、０．６Ｖとなっている。第２図と同一の記号は同
じ回路を示す。

ＭＯＳ−ＦＥＴのＬきい電圧は１０，１５１Ｖと仮定す
る。

第３図（ａ）に示す回路の読みだし動作を第３図（１）
）に示す動作波形を用いて説明する。ここでもメモリセ
ルＭＣ，の読みだし動作を中心に説明する。

テ′−タ線プリチャージ信号／Φｐが１．５Ｖの間、デ
ータ線はデータ線プリチャージ電圧Ｖｄｐ（＝１．２Ｖ
）にプリチャージされている。この時、センスアンプ即
動信号線Ｃ３Ｐ、Ｃ３Ｎも１．２■となっている。した
がって、センスアンプはオフとなっている。／Φｐが０
■になった後、ＸデコーダＸＤにより複数のワード線の
うち一本が選択される。ここではワード線Ｗａが選択さ
れ２■となる。これにより各データ線にメモリセル信号
があられれる。メモリセルＭＣｏに高レベルの信号（１
）が蓄積されていたとするとデータ線り、の電位は１．
２ｖから少しだけ高くなる。

次に、センスアンプ陣動信号発生回路ＣＤによりＣ８Ｐ
が１．５Ｖ、ＣＳＮが０．９Ｖとなる。これによりセン
スアンプＳＡ、、−５Ａｎが動作し、メモリセル信号を
増幅する。この時、Ｄｕは高レベルの１．５Ｖ、／Ｄ、
は低レベルの０．９Ｖとなる。

この後、プレート馴動回路ＰＤによりプレー１〜Ｐ０の
電位は１，５■から０．６Ｖに変化する。この時選択メ
モリセルの蓄積ノードＮａやデータ線の電位が容量結合
により変化するが、各ノードの電位はセンスアンプによ
って保持されているので元の電位に回復する。次にＹデ
コーダＹ　Ｄにより複数のデータ線のうち一対が選択さ
れる。ここではり。、／Ｄｏが選１ノ・１されるとする
。これによりＹデコーダの出力４ｇ号Ｙ０が１．５Ｖと
なり、データ入出力線ＩＯにメモリセル信号が取り出さ
れる。

取り出されたメモリセル信号は出力アンプＤＯＢで増幅
され出力信号ＤＯとなる。なお、占き込み動作では、こ
れとは逆にデータ人力バッファＤｉＢにより取り込まれ
た入力信号が、Ｙｏが１．５■になった時、データ入出
力線、データ線を介してメモリセルに書き込まれる。

以上のようにしてメモリセル信号の入力、出力が行われ
た後、ワー１く線Ｗ。の電位が１．５ｖとなる。ここで
はメモリセルＭＣｏの蓄積ノードＮ。は］、　、　５　
Ｖ　、データ線り。は１．５ｖとなっているので１−ラ
ンジスタＴ。はオフとなる。次にプレートＩ）。の電位
が０．６Ｖから１．５ｖに変化する。これによりメモリ
セルＭＣｏの蓄積ノードＮ。は１．５■からほぼ２．４
Ｖに昇圧される。次にワード線Ｗ。がＯｖとなり、メモ
リセルＭＣ，には２．４ｖが蓄積される。その後／Φｐ
が１．５Ｖとなりデータ線を１．２ｖにプリチャージす
る。また、Ｃ３Ｐ、Ｃ８Ｎは１．２■となる。

ところでメモリセルＭＣ，に低レベルの信号（０）が蓄
積されていた場合、センスアンプが動作するとり。が０
．９Ｖ、／Ｄｏが１．５■となる。したがってワード線
が１．５ｖとなってもメモリセルの１ヘランジスタＴ。

はオンのままである。

この後、プレートＰ。が０．６Ｖから１．５■に変化す
ると、メモリセルＭＣｏの蓄積ノードの電位は０．９ｖ
から少し上昇するか、Ｎｏの電位はセンスアンプによっ
て保持されているので０４１Ｖにもどる。次にツー１−
線Ｗ。がＯＶとなり、メモリセルＭＣ０には０．９Ｖが
蓄積される。

さて、本実施例でも非選択メモリセルのプレート電位は
変化させている。これにより非選択メモリセルの蓄積ノ
ードの電位が変化する。この様子をノードＮ□の電位変
化を例に説明する。Ｎ、に高レベルの信号（１）が蓄積
されていたとするとメモリの待機時、Ｎ□は２．／ＩＶ
となっている。

この後、プレー１−が１　、５　Ｖ　−０、６Ｖ−１、
５Ｖと変化すると、Ｎ１は２　、４　Ｖ　−１、５Ｖ　
−２、４，Ｖと変化する。この時Ｗ□はＯＶ、／Ｄ、は
１．５Ｖもしくは０．９ｖで、メモリセルのトランジス
タＴ１はオフであり特に問題は生じない。Ｎ工に低レベ
ルの信号（０）が蓄積されていたとするとメモリの待機
時、Ｎ、は０．９Ｖとなっている。この後プレー１−が
１．５Ｖ　　０．６Ｖ　　１．５Ｖと変化すると、Ｎ１
は０．９　Ｖ−ＯＶ−０，９Ｖと変化する。この時Ｗ□
はＯＶ、／Ｄ、は１．５ｖもしくは０．９Ｖで、メモリ
セルのトランジスタＴよはオフであり特に問題は生じな
い。本実施例のようにメモリセル（３号の低レベル側電
位を持ち上げておくことにより、プレートの電位変化に
よる非選択メモリセルの１り４選択を防止できる。

以り述べたように本実施例もデータ線の電圧振幅とメモ
リセルへの占き込み電圧は独立に決めることができる。

したがって、寄生容量が大きくて充放電電流の大きいデ
ータ線の電圧振幅は小さくし、寄生容量の小さいプレー
トの電圧振幅を大きくすることによりメモリセル信号を
確保しつつ低消畏電力化が図れる。また、データ線電圧
振幅°に比ベプレートの電圧振幅を大きくした方が効率
がよい。データ線電圧振幅はセンスアンプを構成してい
るＭＯＳ−ＦＥＴのしきい電圧近傍まで小さくできるが
、動作の安定性を考慮すると１Ｖｔｎ＋１Ｖｔｐｌ＜Δ
Ｖｄ　（Ｖｔｎ：　ＮＭＯ８のしきい電圧、　Ｖｔｐ　
：　Ｐ　Ｍ　ＯＳ　〕しきい電圧、Δ■ｄ：データ線電
圧振幅）であるのが望ましい。

本実施例もデータ線のプリチャージ時の電位をデータ線
電圧振幅の高電位と低電位の中間にしている。これによ
りさらに消費電力のイ氏減が図れる。

また、プレートの電位を、メモリの待）ｉＱ時、メモリ
セルの２種のＺｉ　ｊＡ電位の間の電位としている。

これによりメモリセルのコンデンサに加わる電界が小さ
くなり信頼性が向上する。さらに、メモリセル信号は高
レベル側の方が低レベル側より人きくなっている。した
がって、情報保持特性や１′付α線ソ７１−エラー特性
が向上する。

本実施例によると電源電圧が１．５■で低消費電力のＤ
　ＲＡ　Ｍが実現できる。したがって、メモリの待機時
も、動作時も電池で動作させるＤＲＡＭを実現できる。

また、ｒＪＲＡＭを１．５■で動作させることにより通
常の電源と′１″Ｕ池の切り換えが容易となる。したが
って、Ｄ　ＲＡ　Ｍの用途を広げることができる。

本発明の別の実施例を第４図を用いて説明する。

本実施例もプレートからのメモリセル信号の書き込みを
用いることによりデータ線の電圧振幅を小さくする方法
を示している。本実施例はプレート配線をワード腺毎に
設けている点が第３図に示す実施例と異なる。そのほか
の回路溝底、動作は第″３Ｉν１に示す実施例と同じで
ある。プレート配線をツー１−線１＋ｊに設けるので、
プレートの電位が変化しても非選択のワード線につなが
るメモリセルの蓄積ノードの電位は変わらない。すなわ
ち、メモリセル信号の低レベル側電位のＯｖとの電位差
よりプレートの電圧振幅を大きくしても非選択のメモリ
セルが選択状態になることはない。したがって、プレー
トからの書き込み電圧を第３図に示す実施例よりも大き
くでき、メモリセルの蓄積電圧を電源電圧以上にできる
。このように本実施例によれば、メモリセルの蓄積電圧
をさらに大きくでき情報保持特性、Ｍａ線ソフトエラー
特性を向上できる。したがって、電源電圧を下げること
が容易になり、メモリを低電圧で動作させるのに有効で
ある。

なお、第４図（ｂ）の動作波形ではデータ線の低レベル
側電位なＯＶより高くしているいが。

低レベル側電位を０■とし、高レベル側電位を０．６Ｖ
としてもかまわない。ただし、この場合はワード線電圧
の中間レベルもそれに応じて下げる必要がある。

第５図〜第９図は第１図〜第４図に示す実施例で用いる
メモリアレ一部の制御回路の具体例を示している。ここ
では電源電圧５Ｖの場合について示すが、電圧関係を変
えれば電源電圧１．５Ｖの場合にも適用できる。

第５図はＸデコーダの具体例である。同図（、）でＸＤ
Ｉはアドレス信号を受けて一本のワード線を選択するデ
コーダ部１、Ｗはワード線である。

ノード５４には７■の電圧Ｖ　ＣＨが印加されている。

信号ΦＸはワード線駆動信号である。

第５図（、）に示す回路の動作を第５図（ｂ）に示す動
作波形を用いて説明する。メモリが待機時、デコーダＸ
ＤＩの出力ノード５２はＱＶとなっている。この時、信
号／Φ□は５■となっておリ、ノード５５は７ｖである
。したがって、トランジスタＴ９、はオフ、Ｔ、２はオ
ンであり、ワード線ＷはＯｖである。信号／Φ１がＯｖ
になった後、メモリにアドレスイｓ壮が入力されデコー
ダＸＤＩの出力ノード５２が５■になったとする。これ
によりノード５５はＯＶとなり、Ｔｓｘはオン、Ｔ、２
はオフとなる。これによりワード線には信号ΦＸが現わ
れる。この時ΦＸは７■であり、ワード線は７Ｖとなる
。その後ΦＸは５ｖに低下し、ツー１−線も５■となる
。デコーダＸＤＩの出力ノード５２がＯｖとなり、次に
信号・／Φ、が５Ｖとなると、ノード５５が７■、ワー
ド線ＷがＯＶとなる。

第６図は第５図の回路で使うワード線駆動信号ΦＸの発
生回路の例である。この回路の動作を第６図（ｂ）に示
す動作波形を用いて説明する。信号Φ２がＯＶの時トラ
ンジスタＴ６□がオン、Ｔ８がオフとなり、出力ツード
ロ２は５■となる。次にΦ２が５ｖになるとトランジス
タＴ、１がオン、Ｔ６□がオフとなり、ノード６２はコ
ンデンサＣｒ、□により７ｖに昇圧される。その後Φ２
がＯｖに戻るとノード６２は５Ｖとなる。これによりΦ
Ｘ信号が作られる。

第７図は第５図で使う７■の電圧Ｖ　ＣＨを作る回路の
例である。パルス信号Φ、をコンデンサＣ，Ｌ、　　１
〜ランジスタ’１’　ｔ　ｔ、Ｔ７□で整流して作る。

電圧は１ヘランジスタ＋ｌ）　、４、Ｔ　＋、、ＴＴＳ
のしきい電圧で決まる。

第８図はセンスアンプ：’、ｖ　？）＋　（ａ号発生回
路の具体例である。同図（２１）でＣ３Ｐ、Ｃ３Ｎはセ
ンスアンプ駆動信号線である。Δ８、は差動アンプ。

Ｖｒ□は基準電圧発生回路で作った基準電圧（３■）で
ある、Ｖｄｐはデータ線プリチャージ電圧（４■）であ
る。この電圧は前述のように基準電圧を参照して作られ
る。この回路の：ｌり＋作を第８図（ｂ）に示す動作波
形を用いて説明する。

メモリが待機時、信号／ΦＰが５、’！１　Ｓ　ａ　［
）が５■、ΦｓａｎがＯＶであり、Ｃ３Ｐ、Ｃ３Ｎは４
■にプリチャージされている。／　（１１ｐがＯＶにな
り、ワード線が選択され、データ線にメモリセル信号が
呪われた後、ΦＳ　ａ　１＋がＱＶ、Φｓ　ａ　ｎが５
ｖになる。これによりトランジスタＴ、□、Ｔ８□がオ
ンとなりＣ８Ｐは５Ｖ、Ｃ５Ｎは３ｖとなる。

その後、Φｓａｐが５ｖ、ΦｓａｎがＯＶ、／Φｐが５
ｖとなりＣＳＰ、Ｃ５Ｎは４ｖにプリチャージされる。

第９図はプレート離動回路の具体例を示している。同図
でＡ　９１は差動アンプ、Ｖｒ２は基準電圧発生回路で
作った基準電圧（２Ｖ）、９３が出力ノードである。こ
の回路の動作を第９図（ｂ）に示す動作波形を用いて説
明する。信号Φ４がＯＶの間、トランジスタＴｇ１がオ
ン、Ｔｏがオフとなり出力は５ｖとなっている。Φ４が
５ｖになると。

Ｔ、３、がオフ、Ｔ、２がオンとなり出力は２Ｖになる
。

その後、Φ４がＯＶになり、出力は５ｖになる。

ところで、第１０図は１．５■で動作するＤＲΔＭを３
．３Ｖｔｌｔ源でもつかえるようにしたメモリチップの
実施例である。

第１０図（ａ）はチップをパッケージに実装するとき、
ボンディングを選択的に行うことにより。

１．５Ｖ電源用、３．３ｖ電源用に切り換えることがで
きるチップを示している。同図でｌｏｔはメモリチップ
である。１０３はメモリアレー１０２は周辺回路で人出
力インターフェース回路およびメモリアレーを制御する
タイミングパルス発生回路からなる。人出力インターフ
エイス回路としては例えば日本電気株式会社の４ピツ）
へ・シングルチップ・マイクロコンピュータのテーク・
ブックの９９７〜９９９ページに記載の回路がある。Ｌ
は電圧リミッタで、外部から入力した電圧を内部用の１
．５Ｖ（Ｖｃｌ）に降下させる。

１０４から１０６はボンディングパットで、ＩＱ５，１
０６は電源用、１０４は′ｌｌ正圧リミッタ制御用であ
る。

さて、このチップを電源電圧１．５Ｖで使う場合は次の
ようにする。ポンディングパッド１０Ｇとパッケージの
電源ピンをつなぐ。ここで、電圧リミッタはノード１０
７が低レベルであればオフとなり、出力端子が高インピ
ーダンスになり、１０７が高レベルであればオンとなり
、動作するとする。したがって、この場合はボンディン
グパット１０４はどこにもつながずオープン状態とする
。また、ボンディングパノド１０５もオープン状態とす
る。これにより、メモリアレーや周辺回路には１．５Ｖ
の電圧が印加される。電源電圧３．３Ｖで使う場合は次
のようにする。ボンディングパノＦ　１０５とパッケー
ジの電源ピンをつなぐ。ポンディングパッド１０４も電
源ピンにっなき、ノー１〜１０７を高レベルにする。こ
れにより電圧リミッタがオン状態となる。ボンディング
パソ１−ＬＯＧはオープン状態とする。これによりメモ
リアレーや周辺回路に電圧リミッタで降下させた１、５
■の電圧が印加される。

このように本実施例によるとチップ内の回路は入出力イ
ンターフェイス回路を除いて常に一定の電圧で動作する
ので速度や消費電力をほぼ一定にできる。したがって、
ユーザにとって使いやすいメモリチップとなる。また、
一つのチップから２種類の製品が作れ、′Ｉ！５造コス
トコストることができる。ボンディングにより製品を分
けるので、製品の数−Ｌｋの調整が容易となる。本実施
例では電圧リミッタのオン、オフをボンディングにより
切り換えるようにしているが、チップ上に設けたヒユー
ズを用いてもよい。また、複数のチップへの入力信号を
用いて、それをチップ内に設けた論理ゲートに入力し、
その結果を用いて制御してもよい。

なお、ここではメモリチップを例に説明したが、１０２
．１０３で示す回路がメモリ回路とロジック回路の組合
せでも、ロジック回路のみでもよい。

第１０図（ｂ）は上記電源の切り換えをＡ１のマスクス
ライスで行う場合の実施例である。第１０図（ｂ）では
Ａ１マスクスライス部分をスイッチＳ’ＷＩ、ＳＷ２で
示している。このチップを電源電圧１．５■で使う場合
は、スイッチＳ　Ｗ　ｔ　。

ＳＷ２を両方共す側につなぐ９これにより電源のポンデ
ィングパッドからメモリアレーや周辺回路に直接電圧を
印加する。また、′重圧リミッタは人力ノード１０７が
低レベルとなり、オフ状態になる。電源電圧３．３ｖで
使う場合は、ｓｗｔ、ｓｗ２を両方共ａ側につなぐ。こ
れにより電圧リミッタは入力ノード１０７が高レベルと
なりオン状態となる。したがって、メモリアレーや周辺
回路には電圧リミッタで１．５Ｖに降下した電圧が印加
される。

本実施例によってもチップ内の回路を一定の電圧で動作
させるので速度や消費電力をほぼ一定にでき、ユーザに
とって使いやすいチップとなる。

また、１チツプから２種類の製品が作れ、製造コス１へ
を下げることができろ。Ａ１マスクスライスで製品を分
けるのでポンディングパッドが少なくでよく、チップ面
積を小さくできる。

第１０図（ｃ）は電源電圧が１．５Ｖから３．３■に連
続的に変オ〕ってもつかえるメモリチップの実施例であ
る。本実施例では電圧リミッタの特性は第１０図（ｄ）
のようにする。すなわち、電源電圧Ｖｃｃが１．５ｖか
ら３．３Ｖに変わってもその出力は１．ＯＶ一定とする
。さらに、メモリアレーや周辺回路は１ｖで動作するよ
うにする。

本実施例では電源′電圧１．５ｖ〜３．３ｖの間では電
圧リミッタで降下させた１ｖの電圧でメモリアレーや周
辺回路を動作させる。したがって、′市ｇ電圧を１．５
Ｖ〜３．３■の間のどの大きさとしてもメモリチップを
動作させることができる。チップ内部は常に１■で動作
するので速度や消費電力をほぼ一定にすることができる
。したがって、ユーザにとって使いやすいメモリチップ
となる。

また、電圧リミッタをオン、オフさせる必要がないので
チップ４Ｗ成が簡１１！−となろ。なお、ここで１．５
Ｖは電池１個に、３．３Ｖは′に池２個直列接続に対応
しており、メモリチップを電池１個使った装置でも２個
使った装置でも動作させることができる。

［発明の効果］ 本発明によればＤＲＡＭの消費電力を大幅に低減できる
。特にセンスアンプ動作時のデータ線の電圧振幅を従来
より大幅に低減できるので、データ線充放電電流を低減
できる。また、メモリセル信号をプレートから書き込む
ことによりメモリセル信号を大きくできる。したがって
、Ｄ　ＲＡ　Ｍの情報保持特性、耐α線ソフトエラー特
性を向上できる。したがって、Ｄ　ＲＡ　Ｍの低電源電
圧化、低消費電力化が可能となり、ＤＲＡＭを電池で動
作させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
、（ｂ）は本発明の一実施例の回路図と動作波形、第３
図（ａ）、（ｂ）は本発明の一実施例の回路図と動作波
形、第４図（ａ）、（ｂ）は本発明の一実施例の回路図
と動作波形、第５図（ａ）。 （ｂ）から第９図（ａ）、（ｂ）は第１図から第４図に
示す実施例で用いるメモリアレ一部の制御回路の具体例
、第１０図（、）乃至（ｄ）は本発明の一実施例の回路
図である。 符号の説明 ＭＡ・・メモリアレー、ＸＤ・・Ｘデコーダ、ＹＤ・・
・Ｙデコーダ、ＰＤ・・プレート即動回路、ＣＤ・・・
センスアンプ即動信号発生回路、２・・・データ線プリ
チャージ電圧発生回路、ＤＯＢ・・・出力アンプ、Ｄｉ
Ｂ・・・データ入力バッファ、ＰＣ・・・タイミングパ
ルス発生回路、３・・・基準電圧発生回路、Ｐｏ・・プ
レート配線、 Ｄ、／Ｄ、、Ｄｎ、／Ｄｎ−データ線、Ｗ、、Ｗ、−・
ワード糸Ｌ　Ｓ　Ａｕ＋　Ｓ　Ａ　ｎ　・・センスアン
プ、Ｃ３Ｐ、Ｃ３Ｎ・センスアンプ１９Ｖ動信号・′・
泉。 代理人　弁理士　ｔＪｓ川勝用、。 第２圀（ふっ 一竹間を 第３凹（ｂ） −ｎ関も （０ニー」 ノ ）−Ｎｌ Ｑ°」ヴピーーー 一片１ＪＩＩ／ （久 （Ｖ −片７Ｊ！ム 第ｒＡ （Ｌ） −軒庫 ｐ　ｙ、、りｙ 丁 （Ｖ 所間し 第７９回 （呻 ａ７ （＾） りρ　Ｖｃｃ、りｙ （ｂジ 端間す 第７Ｏ図 Ｃす ■ ＹＯ（／

Claims (1)

1. 【特許請求の範囲】 １、待機時、動作時とも電源電圧は電池から供給される
   ことを特徴とする半導体装置。 ２、待機時、動作時とも電源電圧は電池から供給される
   ダイナミックメモリを含むことを特徴とする半導体装置
   。 ３、電池の電圧を電源電圧とし、商用の電源線から作っ
   た電圧、電池の電圧どちらでもつかえることを特徴とす
   る半導体装置。 ４、電池の電圧を電源電圧とし、商用の電源線から作っ
   た電圧、電池の電圧どちらでもつかえるダイナミックメ
   モリを含むことを特徴とする半導体装置。 ５、電源電圧を２倍以上かえても動作速度をかえずに動
   作させることが出来ることを特徴とする半導体装置。 ６、２種以上の電源電圧の切り換え手段と、電圧コンバ
   ータを有することを特徴とする半導体装置。 ７、１トランジスタ、１コンデンサ型のメモリセルの蓄
   積電荷をデータ線の電圧とは独立に決める手段を有する
   ことを特徴とする半導体装置。 ８、複数のデータ線、それと交わるように配置した複数
   のワード線、それらの交点に配置したメモリセル、デー
   タ線上に読みだされたメモリセル信号を増幅するアンプ
   、該ワード線の電圧によってオン、オフが制御されるス
   イッチング手段と信号蓄積用コンデンサから成り、該コ
   ンデンサの一端はスイッチング手段を介して該データ線
   につながり、他の一端は第１の制御信号線につながって
   いるメモリセルから成る半導体装置において、該第１の
   制御信号線の電圧振幅が該データ線の電圧振幅より大き
   いことを特徴とする半導体装置。 ９、該データ線のメモリ待機時の電圧がセンスアンプ動
   作時の電圧振幅の高電位と低電位の中間であることを特
   徴とする特許請求の範囲第８項の半導体装置。 １０、該データ線の電圧振幅をＣＭＯＳセンスアンプを
   構成するＮチャンネルＭＯＳ−ＦＥＴのしきい電圧とＰ
   チャンネルＭＯＳ−ＦＥＴのしきい電圧の絶対値の和、
   近傍まで小さくしたことを特徴とする特許請求の範囲第
   ８項の半導体装置。 １１、複数のデータ線、それと交わるように配置した複
   数のワード線、それらの交点に配置したメモリセル、デ
   ータ線上に読みだされたメモリセル信号を増幅するアン
   プ、該ワード線の電圧によってオン、オフが制御される
   スイッチング手段と信号蓄積用コンデンサから成り、該
   コンデンサの一端はスイッチング手段を介して該データ
   線につながり、他の一端は第１の制御信号線につながっ
   ているメモリセルから成る半導体装置おいて、該データ
   線の電圧振幅の低電位側電位が該ワード線の低電位側電
   位より、該第一の制御信号線の電圧振幅以上高いことを
   特徴とする半導体装置。 １２、該メモリセルの蓄積信号は高電位側の信号が低電
   位側の信号より大きいことを特徴とする特許請求の範囲
   第８項、第９項、第１０項、第１１項にいずれかひとつ
   に記載の半導体装置。