JPH09147557A - 半導体記憶装置および半導体装置 - Google Patents
半導体記憶装置および半導体装置Info
- Publication number
- JPH09147557A JPH09147557A JP7299821A JP29982195A JPH09147557A JP H09147557 A JPH09147557 A JP H09147557A JP 7299821 A JP7299821 A JP 7299821A JP 29982195 A JP29982195 A JP 29982195A JP H09147557 A JPH09147557 A JP H09147557A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- node
- voltage
- internal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 低消費電力かつ高速で動作する半導体記憶装
置を提供する。 【解決手段】 ワード線駆動などに用いられる内部高電
圧Ｖｐｐからソースフォロアモードで動作するｎチャネ
ルＭＯＳトランジスタ（３０）を用いて内部電源電圧Ｖ
ｉｎｔを生成する。内部回路動作時においてはキャパシ
タ（４０）のチャージポンプ動作によりこのソースフォ
ロアトランジスタ（３０）のゲート電位がブーストされ
る。これにより、内部電源電圧発生のための専用の内部
高電圧発生回路を用いることなくかつ内部回路動作時に
おいてソースフォロアモードトランジスタのコンダクタ
ンスを大きくすることができる。
置を提供する。 【解決手段】 ワード線駆動などに用いられる内部高電
圧Ｖｐｐからソースフォロアモードで動作するｎチャネ
ルＭＯＳトランジスタ（３０）を用いて内部電源電圧Ｖ
ｉｎｔを生成する。内部回路動作時においてはキャパシ
タ（４０）のチャージポンプ動作によりこのソースフォ
ロアトランジスタ（３０）のゲート電位がブーストされ
る。これにより、内部電源電圧発生のための専用の内部
高電圧発生回路を用いることなくかつ内部回路動作時に
おいてソースフォロアモードトランジスタのコンダクタ
ンスを大きくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、半導体記憶装置のアクセス時間および消費電
力の低減のための構成に関する。
し、特に、半導体記憶装置のアクセス時間および消費電
力の低減のための構成に関する。
【０００２】
【従来の技術】半導体記憶装置などの半導体装置の消費
電力を低減するためには、この半導体装置に供給される
電源電圧Ｖｃｃを低くすることが有効である。内部抵抗
が一定であり、この電源電圧Ｖｃｃの２乗に消費電力が
比例するためである。しかしながら、低減される前の電
源電圧を動作電源電圧として動作する半導体記憶装置と
の互換性を保つ必要がある。このため、半導体記憶装置
内部に、外部から供給される電源電圧（以下、電源電圧
と称す）Ｖｃｃを降圧して、この電源電圧Ｖｃｃよりも
低い内部電源電圧（以下、内部電源と称す）Ｖｉｎｔを
生成する内部降圧回路を半導体記憶装置の内部に設ける
ことが一般に行なわれる。この内部降圧回路により生成
された内部電源Ｖｉｎｔにより、半導体記憶装置を動作
させる。
電力を低減するためには、この半導体装置に供給される
電源電圧Ｖｃｃを低くすることが有効である。内部抵抗
が一定であり、この電源電圧Ｖｃｃの２乗に消費電力が
比例するためである。しかしながら、低減される前の電
源電圧を動作電源電圧として動作する半導体記憶装置と
の互換性を保つ必要がある。このため、半導体記憶装置
内部に、外部から供給される電源電圧（以下、電源電圧
と称す）Ｖｃｃを降圧して、この電源電圧Ｖｃｃよりも
低い内部電源電圧（以下、内部電源と称す）Ｖｉｎｔを
生成する内部降圧回路を半導体記憶装置の内部に設ける
ことが一般に行なわれる。この内部降圧回路により生成
された内部電源Ｖｉｎｔにより、半導体記憶装置を動作
させる。
【０００３】図１５は、従来の内部電圧発生回路の構成
を概略的に示す図である。図１５においては、内部電源
Ｖｉｎｔを発生する回路と併せて、この内部電源Ｖｉｎ
ｔよりも高い内部高電圧Ｖｐｐを発生する部分の構成も
示す。内部電源Ｖｉｎｔおよび内部高電圧Ｖｐｐを発生
する回路部分を内部電圧発生回路と以下称す。
を概略的に示す図である。図１５においては、内部電源
Ｖｉｎｔを発生する回路と併せて、この内部電源Ｖｉｎ
ｔよりも高い内部高電圧Ｖｐｐを発生する部分の構成も
示す。内部電源Ｖｉｎｔおよび内部高電圧Ｖｐｐを発生
する回路部分を内部電圧発生回路と以下称す。
【０００４】図１５において内部電圧発生回路は、一定
の電流を供給する定電流源２０２と、定電流源２０２か
らの定電流Ｉｒを受けて電源電圧Ｖｃｃが所定の範囲内
のとき、この電源電圧Ｖｃｃに依存しない一定の電圧レ
ベルの基準電位Ｖｒｅｆを発生する基準電位発生回路２
０３と、この基準電位Ｖｒｅｆに従って内部電源ノード
２０４ｘ上に内部電源Ｖｉｎｔを生成する内部電源発生
回路２０４と、この基準電位Ｖｒｅｆを受けて、チャー
ジポンプ動作により内部高電圧Ｖｐｐを発生する内部高
電圧発生回路２０５を含む。内部高電圧Ｖｐｐの電圧レ
ベルは基準電位Ｖｒｅｆの電圧レベルにより決定され
る。
の電流を供給する定電流源２０２と、定電流源２０２か
らの定電流Ｉｒを受けて電源電圧Ｖｃｃが所定の範囲内
のとき、この電源電圧Ｖｃｃに依存しない一定の電圧レ
ベルの基準電位Ｖｒｅｆを発生する基準電位発生回路２
０３と、この基準電位Ｖｒｅｆに従って内部電源ノード
２０４ｘ上に内部電源Ｖｉｎｔを生成する内部電源発生
回路２０４と、この基準電位Ｖｒｅｆを受けて、チャー
ジポンプ動作により内部高電圧Ｖｐｐを発生する内部高
電圧発生回路２０５を含む。内部高電圧Ｖｐｐの電圧レ
ベルは基準電位Ｖｒｅｆの電圧レベルにより決定され
る。
【０００５】内部電源発生回路２０４は、内部電源ノー
ド２０４ｘ上の内部電源Ｖｉｎｔと基準電位Ｖｒｅｆと
を差動的に増幅する差動増幅器２０４ａと、外部電源ノ
ードＥＶと内部電源ノード２０４ｘとの間に結合され、
この差動増幅回路２０４ａからの出力信号をゲートに受
けるｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）で構成されるドライブトランジスタ
２０４ｂと、ロウアドレスストローブ信号ＲＡＳの活性
化時活性化され、内部電源ノード２０４ｘ上の内部電源
Ｖｉｎｔと基準電位Ｖｒｅｆとを差動的に増幅する差動
増幅器２０４ｃと、外部電源ノードＥＶと内部電源ノー
ド２０４ｘとの間に結合され、差動増幅回路２０４ｃの
出力信号をゲートに受けるｐチャネルＭＯＳトランジス
タで構成されるドライブトランジスタ２０４ｄと、外部
電源ノードＥＶとドライブトランジスタ２０４ｄのゲー
トとの間に結合され、そのゲートにロウアドレスストロ
ーブ信号ＲＡＳを受けるｐチャネルＭＯＳトランジスタ
２０４ｅを含む。差動増幅回路２０４ａは常時動作し、
内部電源Ｖｉｎｔが基準電位Ｖｒｅｆよりも低くなる
と、ローレベルの信号を出力してドライブトランジスタ
２０４ｂのコンダクタンスを大きくし、外部電源ノード
ＥＶから内部電源ノード２０４ｘへ電流を供給する。こ
の差動増幅器２０４ａは常時動作しているため、その消
費電流を小さくするために電流駆動力が小さくされる。
ド２０４ｘ上の内部電源Ｖｉｎｔと基準電位Ｖｒｅｆと
を差動的に増幅する差動増幅器２０４ａと、外部電源ノ
ードＥＶと内部電源ノード２０４ｘとの間に結合され、
この差動増幅回路２０４ａからの出力信号をゲートに受
けるｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）で構成されるドライブトランジスタ
２０４ｂと、ロウアドレスストローブ信号ＲＡＳの活性
化時活性化され、内部電源ノード２０４ｘ上の内部電源
Ｖｉｎｔと基準電位Ｖｒｅｆとを差動的に増幅する差動
増幅器２０４ｃと、外部電源ノードＥＶと内部電源ノー
ド２０４ｘとの間に結合され、差動増幅回路２０４ｃの
出力信号をゲートに受けるｐチャネルＭＯＳトランジス
タで構成されるドライブトランジスタ２０４ｄと、外部
電源ノードＥＶとドライブトランジスタ２０４ｄのゲー
トとの間に結合され、そのゲートにロウアドレスストロ
ーブ信号ＲＡＳを受けるｐチャネルＭＯＳトランジスタ
２０４ｅを含む。差動増幅回路２０４ａは常時動作し、
内部電源Ｖｉｎｔが基準電位Ｖｒｅｆよりも低くなる
と、ローレベルの信号を出力してドライブトランジスタ
２０４ｂのコンダクタンスを大きくし、外部電源ノード
ＥＶから内部電源ノード２０４ｘへ電流を供給する。こ
の差動増幅器２０４ａは常時動作しているため、その消
費電流を小さくするために電流駆動力が小さくされる。
【０００６】差動増幅回路２０４ｃは、ロウアドレスス
トローブ信号ＲＡＳが活性状態とされたときに動作す
る。ロウアドレスストローブ信号ＲＡＳの非活性化時、
すなわち半導体記憶装置のスタンバイ時においては、差
動増幅回路２０４ｃは非動作状態とされる。この差動増
幅回路２０４ｃの電流駆動力は大きくされ、ロウアドレ
スストローブ信号ＲＡＳの活性化時、内部回路が動作し
て内部電源Ｖｉｎｔを消費するときに、高速で応動し
て、ドライブトランジスタ２０４ｄを駆動して、比較的
大きな電流をドライブトランジスタ２０４ｄを介して外
部電源ノードＥＶから内部電源ノード２０４ｘへ供給す
る。これにより、内部回路動作時における内部電源Ｖｉ
ｎｔの低下を抑制する。ＭＯＳトランジスタ２０４ｅ
は、ロウアドレスストローブ信号ＲＡＳの非活性化時
（Ｌレベル）のとき導通状態とされ、外部電源ノードＥ
Ｖに与えられる電源電圧Ｖｃｃをドライブトランジスタ
２０４ｄのゲートへ供給し、このドライブトランジスタ
２０４ｄを確実にオフ状態に維持する。これにより、ス
タンバイ時における、ドライブトランジスタ２０４ｄを
介しての電流経路が遮断される。
トローブ信号ＲＡＳが活性状態とされたときに動作す
る。ロウアドレスストローブ信号ＲＡＳの非活性化時、
すなわち半導体記憶装置のスタンバイ時においては、差
動増幅回路２０４ｃは非動作状態とされる。この差動増
幅回路２０４ｃの電流駆動力は大きくされ、ロウアドレ
スストローブ信号ＲＡＳの活性化時、内部回路が動作し
て内部電源Ｖｉｎｔを消費するときに、高速で応動し
て、ドライブトランジスタ２０４ｄを駆動して、比較的
大きな電流をドライブトランジスタ２０４ｄを介して外
部電源ノードＥＶから内部電源ノード２０４ｘへ供給す
る。これにより、内部回路動作時における内部電源Ｖｉ
ｎｔの低下を抑制する。ＭＯＳトランジスタ２０４ｅ
は、ロウアドレスストローブ信号ＲＡＳの非活性化時
（Ｌレベル）のとき導通状態とされ、外部電源ノードＥ
Ｖに与えられる電源電圧Ｖｃｃをドライブトランジスタ
２０４ｄのゲートへ供給し、このドライブトランジスタ
２０４ｄを確実にオフ状態に維持する。これにより、ス
タンバイ時における、ドライブトランジスタ２０４ｄを
介しての電流経路が遮断される。
【０００７】図１６は、図１５に示す差動増幅回路２０
４ａおよび２０４ｃの構成を示す図である。図１６にお
いて、差動増幅回路２０４ａは、外部電源ノードＥＶと
内部ノード２０４ａｘの間に接続されるｐチャネルＭＯ
Ｓトランジスタ２０４ａａと、外部電源ノードＥＶと内
部ノード２０４ａｙの間に接続されるｐチャネルＭＯＳ
トランジスタ２０４ａｂと、内部ノード２０４ａｘと内
部ノード２０４ａｚの間に接続され、そのゲートに基準
電位Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ２
０４ａｃと、内部ノード２０４ａｙと内部ノード２０４
ａｚの間に接続され、そのゲートに内部電源Ｖｉｎｔを
受けるｎチャネルＭＯＳトランジスタ２０４ａｄと、内
部ノード２０４ａｚと接地ノードとの接続され、そのゲ
ートに一定電圧Ｖｃｓを受けるｎチャネルＭＯＳトラン
ジスタ２０４ａｅを含む。この一定電位Ｖｃｓは、図１
５に示す定電流源２０２から与えられ、ＭＯＳトランジ
スタ２０４ａｅは、電流源として機能する。
４ａおよび２０４ｃの構成を示す図である。図１６にお
いて、差動増幅回路２０４ａは、外部電源ノードＥＶと
内部ノード２０４ａｘの間に接続されるｐチャネルＭＯ
Ｓトランジスタ２０４ａａと、外部電源ノードＥＶと内
部ノード２０４ａｙの間に接続されるｐチャネルＭＯＳ
トランジスタ２０４ａｂと、内部ノード２０４ａｘと内
部ノード２０４ａｚの間に接続され、そのゲートに基準
電位Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ２
０４ａｃと、内部ノード２０４ａｙと内部ノード２０４
ａｚの間に接続され、そのゲートに内部電源Ｖｉｎｔを
受けるｎチャネルＭＯＳトランジスタ２０４ａｄと、内
部ノード２０４ａｚと接地ノードとの接続され、そのゲ
ートに一定電圧Ｖｃｓを受けるｎチャネルＭＯＳトラン
ジスタ２０４ａｅを含む。この一定電位Ｖｃｓは、図１
５に示す定電流源２０２から与えられ、ＭＯＳトランジ
スタ２０４ａｅは、電流源として機能する。
【０００８】内部ノード２０４ａｘから、ドライブトラ
ンジスタ２０４ｂのゲートへ与えられる電圧が出力され
る。ＭＯＳトランジスタ２０４ａａおよび２０４ａｂが
カレントミラー回路を構成し、ＭＯＳトランジスタ２０
４ａｃおよび２０４ａｄが比較段を構成する。この差動
増幅回路２０４ａにおいては、トランジスタ２０４ａｅ
がゲートに一定電位Ｖｃｓを受けており、その供給電流
は小さくされる。したがって、この差動増幅回路２０４
ａの駆動電流（外部電源ノードＥＶから接地ノードへ流
れる電流）は小さくされる。
ンジスタ２０４ｂのゲートへ与えられる電圧が出力され
る。ＭＯＳトランジスタ２０４ａａおよび２０４ａｂが
カレントミラー回路を構成し、ＭＯＳトランジスタ２０
４ａｃおよび２０４ａｄが比較段を構成する。この差動
増幅回路２０４ａにおいては、トランジスタ２０４ａｅ
がゲートに一定電位Ｖｃｓを受けており、その供給電流
は小さくされる。したがって、この差動増幅回路２０４
ａの駆動電流（外部電源ノードＥＶから接地ノードへ流
れる電流）は小さくされる。
【０００９】差動増幅回路２０４ｃは、外部電源ノード
ＥＶと内部ノード２０４ｂｘの間に接続され、そのゲー
トが内部ノード２０４ｂｙに接続されるｐチャネルＭＯ
Ｓトランジスタ２０４ｂａと、外部電源ノードＥＶと内
部ノード２０４ｂｙの間に接続され、そのゲートが内部
ノード２０４ｂｙに接続されるｐチャネルＭＯＳトラン
ジスタ２０４ｂｂと、内部ノード２０４ｂｘと内部ノー
ド２０４ｂｚの間に接続され、そのゲートに基準電位Ｖ
ｒｅｆを受けるｎチャネルＭＯＳトランジスタ２０４ｂ
ｃと、内部ノード２０４ｂｙと内部ノード２０４ｂｚの
間に接続され、そのゲートに内部電源Ｖｉｎｔを受ける
ｎチャネルＭＯＳトランジスタ２０４ｂｄと、内部ノー
ド２０４ｂｚと接地ノードとの間に接続され、そのゲー
トにロウアドレスストローブ信号ＲＡＳを受けるｎチャ
ネルＭＯＳトランジスタ２０４ｂｅとを含む。ＭＯＳト
ランジスタ２０４ｂａおよび２０４ｂｂがカレントミラ
ー回路を構成し、ＭＯＳトランジスタ２０４ｂｃおよび
２０４ｂｄが比較段を構成する。
ＥＶと内部ノード２０４ｂｘの間に接続され、そのゲー
トが内部ノード２０４ｂｙに接続されるｐチャネルＭＯ
Ｓトランジスタ２０４ｂａと、外部電源ノードＥＶと内
部ノード２０４ｂｙの間に接続され、そのゲートが内部
ノード２０４ｂｙに接続されるｐチャネルＭＯＳトラン
ジスタ２０４ｂｂと、内部ノード２０４ｂｘと内部ノー
ド２０４ｂｚの間に接続され、そのゲートに基準電位Ｖ
ｒｅｆを受けるｎチャネルＭＯＳトランジスタ２０４ｂ
ｃと、内部ノード２０４ｂｙと内部ノード２０４ｂｚの
間に接続され、そのゲートに内部電源Ｖｉｎｔを受ける
ｎチャネルＭＯＳトランジスタ２０４ｂｄと、内部ノー
ド２０４ｂｚと接地ノードとの間に接続され、そのゲー
トにロウアドレスストローブ信号ＲＡＳを受けるｎチャ
ネルＭＯＳトランジスタ２０４ｂｅとを含む。ＭＯＳト
ランジスタ２０４ｂａおよび２０４ｂｂがカレントミラ
ー回路を構成し、ＭＯＳトランジスタ２０４ｂｃおよび
２０４ｂｄが比較段を構成する。
【００１０】電流源トランジスタ２０４ｂｅのゲートへ
与えられるロウアドレスストローブ信号ＲＡＳは、内部
電源Ｖｉｎｔと接地電位との間で変化する。したがっ
て、電流源トランジスタ２０４ｂｅは、導通時完全にオ
ン状態とされ、そのコンダクタンスは電流源トランジス
タ２０４ａｅのそれよりも十分大きくされる。また差動
増幅回路２０４ｃに含まれるトランジスタの電流供給力
（チャネル幅）も差動増幅回路２０４ａのトランジスタ
のそれよりも比較的大きくされる。ロウアドレスストロ
ーブ信号ＲＡＳがＨレベルとされ、半導体記憶装置の内
部回路が動作し、内部電源Ｖｉｎｔが低下した場合、こ
の差動増幅回路２０４ｂが高速で動作し、内部ノード２
０４ｂｘへ与えられる電圧レベルを低下させる。これに
よりドライブトランジスタ２０４ｄのコンダクタンスが
急速に大きくなり、この内部電源Ｖｉｎｔの低下を補償
し、内部電源Ｖｉｎｔを基準電位Ｖｒｅｆレベルに復帰
させる。
与えられるロウアドレスストローブ信号ＲＡＳは、内部
電源Ｖｉｎｔと接地電位との間で変化する。したがっ
て、電流源トランジスタ２０４ｂｅは、導通時完全にオ
ン状態とされ、そのコンダクタンスは電流源トランジス
タ２０４ａｅのそれよりも十分大きくされる。また差動
増幅回路２０４ｃに含まれるトランジスタの電流供給力
（チャネル幅）も差動増幅回路２０４ａのトランジスタ
のそれよりも比較的大きくされる。ロウアドレスストロ
ーブ信号ＲＡＳがＨレベルとされ、半導体記憶装置の内
部回路が動作し、内部電源Ｖｉｎｔが低下した場合、こ
の差動増幅回路２０４ｂが高速で動作し、内部ノード２
０４ｂｘへ与えられる電圧レベルを低下させる。これに
よりドライブトランジスタ２０４ｄのコンダクタンスが
急速に大きくなり、この内部電源Ｖｉｎｔの低下を補償
し、内部電源Ｖｉｎｔを基準電位Ｖｒｅｆレベルに復帰
させる。
【００１１】
【発明が解決しようとする課題】図１５および図１６に
示す内部電圧発生回路の構成の場合、ロウアドレススト
ローブ信号ＲＡＳの活性化時、駆動力の大きい差動増幅
器２０４ｃが動作する。したがって、この差動増幅器２
０４ｃの消費電力が大きく、半導体記憶装置全体として
の消費電流および消費電力を低減することができなくな
るという問題が生じる。
示す内部電圧発生回路の構成の場合、ロウアドレススト
ローブ信号ＲＡＳの活性化時、駆動力の大きい差動増幅
器２０４ｃが動作する。したがって、この差動増幅器２
０４ｃの消費電力が大きく、半導体記憶装置全体として
の消費電流および消費電力を低減することができなくな
るという問題が生じる。
【００１２】図１７は、従来の内部電圧発生回路の他の
構成を示す図である。図１７に示す内部電圧発生回路
は、外部電源ノードＥＶ上の電源電圧Ｖｃｃを動作電源
電圧として動作し、チャージポンプ動作により内部電圧
をノードＮ１上に生成するチャージポンプ回路２１０
と、外部電源ノードＥＶと内部電源ノードＩＶとの間に
接続され、そのゲートがノードＮ１に接続される、ｎチ
ャネルＭＯＳトランジスタで構成されるドライブトラン
ジスタ２２６と、ノードＮ１と接地ノードとの間に接続
され、そのゲートに基準電位発生回路２０３からの基準
電位Ｖｒｅｆを受けるｐチャネルＭＯＳトランジスタ２
２７を含む。
構成を示す図である。図１７に示す内部電圧発生回路
は、外部電源ノードＥＶ上の電源電圧Ｖｃｃを動作電源
電圧として動作し、チャージポンプ動作により内部電圧
をノードＮ１上に生成するチャージポンプ回路２１０
と、外部電源ノードＥＶと内部電源ノードＩＶとの間に
接続され、そのゲートがノードＮ１に接続される、ｎチ
ャネルＭＯＳトランジスタで構成されるドライブトラン
ジスタ２２６と、ノードＮ１と接地ノードとの間に接続
され、そのゲートに基準電位発生回路２０３からの基準
電位Ｖｒｅｆを受けるｐチャネルＭＯＳトランジスタ２
２７を含む。
【００１３】チャージポンプ回路２１０は、リングオシ
レータを構成する３段のインバータ２１９，２２０およ
び２２１と、インバータ２２１の出力信号を反転するイ
ンバータ２２２と、インバータ２２２の出力信号に従っ
てチャージポンプ動作を行ない、ノード２１０ａの電位
を変化させるチャージポンプキャパシタＣ１と、外部電
源ノードＥＶとノード２１０ａに接続されるｎチャネル
ＭＯＳトランジスタ２２４と、インバータ２２１の出力
信号に応答してチャージポンプ動作を行なってＭＯＳト
ランジスタ２２４のゲート電位を変化させるチャージポ
ンプキャパシタＣ２と、外部電源ノードＥＶとＭＯＳト
ランジスタ２２４のゲートとの間に接続されるダイオー
ド接続されたｎチャネルＭＯＳトランジスタ２２３と、
ノード２１０ａと内部ノードＮ１との間に接続され、か
つそのゲートが内部ノード２１０ａに接続されるｎチャ
ネルＭＯＳトランジスタ２２５を含む。このＭＯＳトラ
ンジスタ２２５はダイオードとして機能する。
レータを構成する３段のインバータ２１９，２２０およ
び２２１と、インバータ２２１の出力信号を反転するイ
ンバータ２２２と、インバータ２２２の出力信号に従っ
てチャージポンプ動作を行ない、ノード２１０ａの電位
を変化させるチャージポンプキャパシタＣ１と、外部電
源ノードＥＶとノード２１０ａに接続されるｎチャネル
ＭＯＳトランジスタ２２４と、インバータ２２１の出力
信号に応答してチャージポンプ動作を行なってＭＯＳト
ランジスタ２２４のゲート電位を変化させるチャージポ
ンプキャパシタＣ２と、外部電源ノードＥＶとＭＯＳト
ランジスタ２２４のゲートとの間に接続されるダイオー
ド接続されたｎチャネルＭＯＳトランジスタ２２３と、
ノード２１０ａと内部ノードＮ１との間に接続され、か
つそのゲートが内部ノード２１０ａに接続されるｎチャ
ネルＭＯＳトランジスタ２２５を含む。このＭＯＳトラ
ンジスタ２２５はダイオードとして機能する。
【００１４】ＭＯＳトランジスタ２２３は、ダイオード
として機能し、ＭＯＳトランジスタ２２４のゲート電位
をＶｃｃ−Ｖｔｈの電圧レベルにクランプする。Ｖｔｈ
はＭＯトランジスタ２２４のしきい値電圧である。チャ
ージポンプキャパシタＣ２は、そのチャージポンプ動作
に従って、ＭＯＳトランジスタ２２４のゲート電位を２
・Ｖｃｃ−ＶｔｈとＶｃｃ−Ｖｔｈの間で変化させる。
ＭＯＳトランジスタ２２４は、そのゲート電位が２・Ｖ
ｃｃ−Ｖｔｈとなったときに、電源電圧Ｖｃｃをノード
２１０ａに伝達する。チャージポンプキャパシタＣ１
は、インバータ２２２の出力信号に従って、この内部ノ
ード２１０ａの電位を２・ＶｃｃとＶｃｃの間で変化さ
せる。したがって、ノードＮ１へは、ＭＯＳトランジス
タ２２５を介して２・Ｖｃｃ−Ｖｔｈの電圧が伝達され
る。ＭＯＳトランジスタ２２７はしきい値電圧Ｖｔｈｐ
を有し、そのゲートに基準電位Ｖｒｅｆを受けて、ソー
スフォロアモードで動作する。したがって、ノードＮ１
の電位は、Ｖｒｅｆ＋｜Ｖｔｈｐ｜の電圧レベルにクラ
ンプされる。
として機能し、ＭＯＳトランジスタ２２４のゲート電位
をＶｃｃ−Ｖｔｈの電圧レベルにクランプする。Ｖｔｈ
はＭＯトランジスタ２２４のしきい値電圧である。チャ
ージポンプキャパシタＣ２は、そのチャージポンプ動作
に従って、ＭＯＳトランジスタ２２４のゲート電位を２
・Ｖｃｃ−ＶｔｈとＶｃｃ−Ｖｔｈの間で変化させる。
ＭＯＳトランジスタ２２４は、そのゲート電位が２・Ｖ
ｃｃ−Ｖｔｈとなったときに、電源電圧Ｖｃｃをノード
２１０ａに伝達する。チャージポンプキャパシタＣ１
は、インバータ２２２の出力信号に従って、この内部ノ
ード２１０ａの電位を２・ＶｃｃとＶｃｃの間で変化さ
せる。したがって、ノードＮ１へは、ＭＯＳトランジス
タ２２５を介して２・Ｖｃｃ−Ｖｔｈの電圧が伝達され
る。ＭＯＳトランジスタ２２７はしきい値電圧Ｖｔｈｐ
を有し、そのゲートに基準電位Ｖｒｅｆを受けて、ソー
スフォロアモードで動作する。したがって、ノードＮ１
の電位は、Ｖｒｅｆ＋｜Ｖｔｈｐ｜の電圧レベルにクラ
ンプされる。
【００１５】ドライブトランジスタ２２６はソースフォ
ロアモードで動作し、そのゲート（ノードＮ１）と内部
電源ノードＩＶの電位差をしきい値電圧Ｖｔｈｎのレベ
ルに維持する。したがって、内部電源ＶｉｎｔはＶｒｅ
ｆ＋｜Ｖｔｈｐ｜−Ｖｔｈｎとなる。
ロアモードで動作し、そのゲート（ノードＮ１）と内部
電源ノードＩＶの電位差をしきい値電圧Ｖｔｈｎのレベ
ルに維持する。したがって、内部電源ＶｉｎｔはＶｒｅ
ｆ＋｜Ｖｔｈｐ｜−Ｖｔｈｎとなる。
【００１６】この図１７に示す回路構成の場合、差動増
幅回路が設けられていない。しかしながら、チャージポ
ンプ回路２１０が常時動作しており、このチャージポン
プ回路の消費電力が大きいという問題が生じる。特に、
このチャージポンプ回路２１０からの出力される電圧２
・Ｖｃｃ−Ｖｔｈｎと基準電位Ｖｒｅｆとの差が大きい
場合、ＭＯＳトランジスタ２２７は常時導通して、ノー
ドＮ１から接地ノードへ電流を流すため、不必要に電流
が消費されるという問題が生じる。
幅回路が設けられていない。しかしながら、チャージポ
ンプ回路２１０が常時動作しており、このチャージポン
プ回路の消費電力が大きいという問題が生じる。特に、
このチャージポンプ回路２１０からの出力される電圧２
・Ｖｃｃ−Ｖｔｈｎと基準電位Ｖｒｅｆとの差が大きい
場合、ＭＯＳトランジスタ２２７は常時導通して、ノー
ドＮ１から接地ノードへ電流を流すため、不必要に電流
が消費されるという問題が生じる。
【００１７】またドライブトランジスタ２２６は、ソー
スフォロアモードで動作しており、そのゲート−ソース
間電位差、すなわちノードＮ１と内部電源ノードＩＶの
電位差に応じて外部電源ノードＥＶから内部電源ノード
ＩＶへ電流を供給する。内部回路が動作し、内部電源Ｖ
ｉｎｔが急激に低下した場合、このドライブトランジス
タ２２６を介して大きな電流が流れる。ドライブトラン
ジスタ２２６は、ＭＯＳトランジスタで構成されてお
り、ゲート電位で決定される固有のチャネル抵抗を有し
ている。したがってこの比較的大きな電流が流れた場
合、このドライブトランジスタ２２６のチャネル抵抗に
より、内部電源Ｖｉｎｔの電位レベルが低下し、応じて
内部回路の動作電源電圧レベルが低下し、内部回路の動
作速度が低下するという問題が生じる。したがってこの
場合、内部回路は安定に高速で動作することができず、
高速アクセスを実現することができなくなるという問題
が生じる。
スフォロアモードで動作しており、そのゲート−ソース
間電位差、すなわちノードＮ１と内部電源ノードＩＶの
電位差に応じて外部電源ノードＥＶから内部電源ノード
ＩＶへ電流を供給する。内部回路が動作し、内部電源Ｖ
ｉｎｔが急激に低下した場合、このドライブトランジス
タ２２６を介して大きな電流が流れる。ドライブトラン
ジスタ２２６は、ＭＯＳトランジスタで構成されてお
り、ゲート電位で決定される固有のチャネル抵抗を有し
ている。したがってこの比較的大きな電流が流れた場
合、このドライブトランジスタ２２６のチャネル抵抗に
より、内部電源Ｖｉｎｔの電位レベルが低下し、応じて
内部回路の動作電源電圧レベルが低下し、内部回路の動
作速度が低下するという問題が生じる。したがってこの
場合、内部回路は安定に高速で動作することができず、
高速アクセスを実現することができなくなるという問題
が生じる。
【００１８】図１８は、半導体記憶装置のデータ入出力
回路の構成を示す図である。図１８においては、１ビッ
トのデータ入出力部の構成が示される。図１８におい
て、データ入出力回路のデータ出力部は、内部読出デー
タＲを反転するインバータ２３４と、データ読出指示信
号φＯに応答して活性化され、内部読出データＲおよび
インバータ２３４の出力データを反転して内部ノードＮ
ａ１およびＮａ２にそれぞれ伝達する２入力ＮＡＮＤ回
路２３７および２３８と、ノードＮａ１上のデータ信号
を反転するインバータ２３５と、インバータ２３５の出
力信号に応答してチャージポンプ動作を行なって電荷を
ノードＮａ３へ伝達するキャパシタ２４７と、内部電源
ノードＩＶとノードＮａ３の間に接続されるダイオード
接続されたｎチャネルＭＯＳトランジスタ２４０と、外
部電源ノードＥＶとデータ入出力端子Ｎａ４との間に接
続されるｎチャネルＭＯＳトランジスタ２４３と、ＭＯ
Ｓトランジスタ２４３のゲートと接地ノードとの間に接
続され、そのゲートがノードＮａ１に接続されるｎチャ
ネルＭＯＳトランジスタ２４１と、ノードＮａ３とＭＯ
Ｓトランジスタ２４３のゲートとの間に接続され、その
ゲートがノードＮａ１に接続されるｐチャネルＭＯＳト
ランジスタ２４６を含む。このＭＯＳトランジスタ２４
３は、導通時外部電源ノードｅｖ上の電源電圧Ｖｃｃを
データ入出力ノードＮａ４へ伝達する。
回路の構成を示す図である。図１８においては、１ビッ
トのデータ入出力部の構成が示される。図１８におい
て、データ入出力回路のデータ出力部は、内部読出デー
タＲを反転するインバータ２３４と、データ読出指示信
号φＯに応答して活性化され、内部読出データＲおよび
インバータ２３４の出力データを反転して内部ノードＮ
ａ１およびＮａ２にそれぞれ伝達する２入力ＮＡＮＤ回
路２３７および２３８と、ノードＮａ１上のデータ信号
を反転するインバータ２３５と、インバータ２３５の出
力信号に応答してチャージポンプ動作を行なって電荷を
ノードＮａ３へ伝達するキャパシタ２４７と、内部電源
ノードＩＶとノードＮａ３の間に接続されるダイオード
接続されたｎチャネルＭＯＳトランジスタ２４０と、外
部電源ノードＥＶとデータ入出力端子Ｎａ４との間に接
続されるｎチャネルＭＯＳトランジスタ２４３と、ＭＯ
Ｓトランジスタ２４３のゲートと接地ノードとの間に接
続され、そのゲートがノードＮａ１に接続されるｎチャ
ネルＭＯＳトランジスタ２４１と、ノードＮａ３とＭＯ
Ｓトランジスタ２４３のゲートとの間に接続され、その
ゲートがノードＮａ１に接続されるｐチャネルＭＯＳト
ランジスタ２４６を含む。このＭＯＳトランジスタ２４
３は、導通時外部電源ノードｅｖ上の電源電圧Ｖｃｃを
データ入出力ノードＮａ４へ伝達する。
【００１９】データ出力部は、さらに、データ入出力ノ
ードＮａ４と接地ノードとの間に接続されるｎチャネル
ＭＯＳトランジスタ２４４と、内部電源ノードＩＶとＭ
ＯＳトランジスタ２４４のゲートとの間に接続され、か
つそのゲートがノードＮａ２に接続されるｐチャネルＭ
ＯＳトランジスタ２４５と、ＭＯＳトランジスタ２４４
のゲートと接地ノードとの間に接続され、かつそのゲー
トがノードＮａ２に接続されるｎチャネルＭＯＳトラン
ジスタ２４２とを含む。
ードＮａ４と接地ノードとの間に接続されるｎチャネル
ＭＯＳトランジスタ２４４と、内部電源ノードＩＶとＭ
ＯＳトランジスタ２４４のゲートとの間に接続され、か
つそのゲートがノードＮａ２に接続されるｐチャネルＭ
ＯＳトランジスタ２４５と、ＭＯＳトランジスタ２４４
のゲートと接地ノードとの間に接続され、かつそのゲー
トがノードＮａ２に接続されるｎチャネルＭＯＳトラン
ジスタ２４２とを含む。
【００２０】データ入出力回路のデータ書込部は、デー
タ書込指示信号φＩとデータ入出力ノードＮａ４上の書
込データとを受けるＮＡＮＤ回路２３９と、ＮＡＮＤ回
路２３９の出力信号を反転して内部書込データＷを生成
するインバータ回路２３６とを含む。次に動作について
簡単に説明する。
タ書込指示信号φＩとデータ入出力ノードＮａ４上の書
込データとを受けるＮＡＮＤ回路２３９と、ＮＡＮＤ回
路２３９の出力信号を反転して内部書込データＷを生成
するインバータ回路２３６とを含む。次に動作について
簡単に説明する。
【００２１】まずデータ読出動作について説明する。デ
ータ読出指示信号φＯがＬレベルの非活性状態のとき、
ノードＮａ１およびＮａ２上の電位レベルはＨレベルで
ある（内部電源Ｖｉｎｔレベル）。この状態において
は、ノードＮａ３は、ＭＯＳトランジスタ２４０によ
り、内部電源Ｖｉｎｔよりもそのしきい値電圧だけ低い
電圧レベルに保持される。したがって、ＭＯＳトランジ
スタ２４６はオフ状態であり、ＭＯＳトランジスタ２４
１がオン状態とされる。また、ＭＯＳトランジスタ２４
５がオフ状態にあり、またＭＯＳトランジスタ２４２が
オン状態である。これにより、出力部のＭＯＳトランジ
スタ２４３および２４４はそのゲート電位が接地電位レ
ベルであり、ともにオフ状態とされ、データ出力ノード
Ｎａ４は出力ハイインピーダンス状態とされる。
ータ読出指示信号φＯがＬレベルの非活性状態のとき、
ノードＮａ１およびＮａ２上の電位レベルはＨレベルで
ある（内部電源Ｖｉｎｔレベル）。この状態において
は、ノードＮａ３は、ＭＯＳトランジスタ２４０によ
り、内部電源Ｖｉｎｔよりもそのしきい値電圧だけ低い
電圧レベルに保持される。したがって、ＭＯＳトランジ
スタ２４６はオフ状態であり、ＭＯＳトランジスタ２４
１がオン状態とされる。また、ＭＯＳトランジスタ２４
５がオフ状態にあり、またＭＯＳトランジスタ２４２が
オン状態である。これにより、出力部のＭＯＳトランジ
スタ２４３および２４４はそのゲート電位が接地電位レ
ベルであり、ともにオフ状態とされ、データ出力ノード
Ｎａ４は出力ハイインピーダンス状態とされる。
【００２２】データ読出指示信号φＯがＨレベルとされ
ると、ＮＡＮＤ回路２３７および２３８がイネーブルさ
れる。今、内部読出データＲがＨレベルのとき、ノード
Ｎａ１の電位はＬレベルとされ、インバータ２３５の出
力がＨレベルにされる。このインバータ２３５の出力信
号の立上がりに応答して、チャージポンプキャパシタ２
４７の機能により、ノードＮａ３上の電位は２・Ｖｃｃ
−Ｖｔｈのレベルに上昇する。これにより、ＭＯＳトラ
ンジスタ２４６を介してノードＮａ３上の電位がＭＯＳ
トランジスタ２４３のゲートへ伝達される。このとき、
ＭＯＳトランジスタ２４１はオフ状態とされているた
め、ＭＯＳトランジスタ２４３のゲート電位は、２・Ｖ
ｃｃ−Ｖｔｈｎのレベルとされ、ＭＯＳトランジスタは
Ｖｃｃレベルの電圧をデータ入出力ノードＮａ４へ伝達
する。このとき、内部ノードＮａ２がＨレベルであり、
ＭＯＳトランジスタ２４４はオフ状態とされている。
ると、ＮＡＮＤ回路２３７および２３８がイネーブルさ
れる。今、内部読出データＲがＨレベルのとき、ノード
Ｎａ１の電位はＬレベルとされ、インバータ２３５の出
力がＨレベルにされる。このインバータ２３５の出力信
号の立上がりに応答して、チャージポンプキャパシタ２
４７の機能により、ノードＮａ３上の電位は２・Ｖｃｃ
−Ｖｔｈのレベルに上昇する。これにより、ＭＯＳトラ
ンジスタ２４６を介してノードＮａ３上の電位がＭＯＳ
トランジスタ２４３のゲートへ伝達される。このとき、
ＭＯＳトランジスタ２４１はオフ状態とされているた
め、ＭＯＳトランジスタ２４３のゲート電位は、２・Ｖ
ｃｃ−Ｖｔｈｎのレベルとされ、ＭＯＳトランジスタは
Ｖｃｃレベルの電圧をデータ入出力ノードＮａ４へ伝達
する。このとき、内部ノードＮａ２がＨレベルであり、
ＭＯＳトランジスタ２４４はオフ状態とされている。
【００２３】内部読出データＲがＬレベルのとき、ノー
ドＮａ１上の電位レベルはＨレベルであり、内部ノード
Ｎａ２上の電位レベルはＬレベルとされる。この状態に
おいては、ＭＯＳトランジスタ２４６および２４３はオ
フ状態とされ、ＭＯＳトランジスタ２４１がオン状態と
される（信号φＯがＬレベルのときと同じ状態とされ
る）。一方、ＭＯＳトランジスタ２４５がオン状態とな
り、ＭＯＳトランジスタ２４２がオフ状態とされ、ＭＯ
Ｓトランジスタ２４４のゲート電位が内部電源Ｖｉｎｔ
レベルとされる。これにより、ＭＯＳトランジスタ２４
４がオン状態となり、データ入出力ノードＮａ４上の電
位を接地電位レベルへと放電する。
ドＮａ１上の電位レベルはＨレベルであり、内部ノード
Ｎａ２上の電位レベルはＬレベルとされる。この状態に
おいては、ＭＯＳトランジスタ２４６および２４３はオ
フ状態とされ、ＭＯＳトランジスタ２４１がオン状態と
される（信号φＯがＬレベルのときと同じ状態とされ
る）。一方、ＭＯＳトランジスタ２４５がオン状態とな
り、ＭＯＳトランジスタ２４２がオフ状態とされ、ＭＯ
Ｓトランジスタ２４４のゲート電位が内部電源Ｖｉｎｔ
レベルとされる。これにより、ＭＯＳトランジスタ２４
４がオン状態となり、データ入出力ノードＮａ４上の電
位を接地電位レベルへと放電する。
【００２４】データ書込時においては、書込指示信号φ
ＩがＨレベルの活性状態とされる。これにより、ＮＡＮ
Ｄ回路２３９およびインバータ２３６が全体としてバッ
ファとして機能し、データ入出力ノードＮａ４上に与え
られた書込データをバッファ処理して内部書込データＷ
を生成する。
ＩがＨレベルの活性状態とされる。これにより、ＮＡＮ
Ｄ回路２３９およびインバータ２３６が全体としてバッ
ファとして機能し、データ入出力ノードＮａ４上に与え
られた書込データをバッファ処理して内部書込データＷ
を生成する。
【００２５】この図１８に示すデータ入出力回路の構成
において、最終のデータ出力段のみが外部電源ノードに
接続され、残りの構成要素は内部電源Ｖｉｎｔを動作電
源電圧として動作している。データ入出力ノードＮａ４
上に外部電源電圧Ｖｃｃおよび接地電圧レベルの間でス
イングする信号を出力することにより、外部装置とのイ
ンタフェースを取ることができる。
において、最終のデータ出力段のみが外部電源ノードに
接続され、残りの構成要素は内部電源Ｖｉｎｔを動作電
源電圧として動作している。データ入出力ノードＮａ４
上に外部電源電圧Ｖｃｃおよび接地電圧レベルの間でス
イングする信号を出力することにより、外部装置とのイ
ンタフェースを取ることができる。
【００２６】しかしながら、内部電源ＶｉｎｔがＭＯＳ
トランジスタ２４４のゲートへ与えられる。このＭＯＳ
トランジスタ２４４のゲート電位は、データ入出力ノー
ドＮａ４のＨレベルの電位レベルよりも低く、ＭＯＳト
ランジスタ２４４のコンダクタンスが小さくされ、この
データ入出力ノードＮａ４を高速で放電することができ
なくなるという問題が生じる。このＭＯＳトランジスタ
２４４の電流駆動力を大きくするために、そのチャネル
幅を大きくした場合、ＭＯＳトランジスタ２４４の接合
容量（基板／ドレイン間容量およびドレイン／ゲート間
容量）が寄生容量としてデータ入出力ノードＮａ４に付
随する。したがってこのデータ入出力ノードＮａ４の寄
生容量が大きくなり、たとえば仕様値で定められるデー
タ入出力ノードＮａ４の容量値である７ｐＦを満たすこ
とができず、このデータ入出力ノードＮａ４を高速で充
放電することができなくなるという問題が生じる。特
に、データ入出力ノードＮａ４は、データ書込のために
も用いられており、この寄生容量が大きくなると外部装
置が高速でこのデータ入出力ノードＮａ４を充放電する
ことができず、応じてデータ書込速度も遅くなるという
問題が生じる。この結果、内部電源Ｖｉｎｔが低下した
場合、高速でデータが入出力を行なうことができず、高
速動作する半導体記憶装置を実現するのが困難になると
いう問題が生じる。
トランジスタ２４４のゲートへ与えられる。このＭＯＳ
トランジスタ２４４のゲート電位は、データ入出力ノー
ドＮａ４のＨレベルの電位レベルよりも低く、ＭＯＳト
ランジスタ２４４のコンダクタンスが小さくされ、この
データ入出力ノードＮａ４を高速で放電することができ
なくなるという問題が生じる。このＭＯＳトランジスタ
２４４の電流駆動力を大きくするために、そのチャネル
幅を大きくした場合、ＭＯＳトランジスタ２４４の接合
容量（基板／ドレイン間容量およびドレイン／ゲート間
容量）が寄生容量としてデータ入出力ノードＮａ４に付
随する。したがってこのデータ入出力ノードＮａ４の寄
生容量が大きくなり、たとえば仕様値で定められるデー
タ入出力ノードＮａ４の容量値である７ｐＦを満たすこ
とができず、このデータ入出力ノードＮａ４を高速で充
放電することができなくなるという問題が生じる。特
に、データ入出力ノードＮａ４は、データ書込のために
も用いられており、この寄生容量が大きくなると外部装
置が高速でこのデータ入出力ノードＮａ４を充放電する
ことができず、応じてデータ書込速度も遅くなるという
問題が生じる。この結果、内部電源Ｖｉｎｔが低下した
場合、高速でデータが入出力を行なうことができず、高
速動作する半導体記憶装置を実現するのが困難になると
いう問題が生じる。
【００２７】それゆえ、この発明の目的は低消費電力で
内部電源を安定に供給することのできる半導体記憶装置
を提供することである。
内部電源を安定に供給することのできる半導体記憶装置
を提供することである。
【００２８】この発明の他の目的は、高速で安定に動作
する半導体装置および半導体記憶装置を提供することで
ある。
する半導体装置および半導体記憶装置を提供することで
ある。
【００２９】この発明の他の目的は、低消費電力で高速
に動作する半導体装置を提供することである。
に動作する半導体装置を提供することである。
【００３０】この発明のさらに他の目的は、低内部電源
下でも高速でデータを出力することのできる半導体装置
を提供することである。
下でも高速でデータを出力することのできる半導体装置
を提供することである。
【００３１】
【課題を解決するための手段】この発明の第１の観点に
係る半導体記憶装置は、他回路で利用される内部電源電
圧よりも高い内部高電圧を受け、該受けた内部高電圧に
対応する駆動電圧を発生する手段と、電源ノードと内部
電源ノードとの間に結合され、発生された駆動電圧と内
部電源ノード上の電圧との差に従って電源ノードから内
部電源ノードへ電荷を供給するドライブトランジスタと
を備える。
係る半導体記憶装置は、他回路で利用される内部電源電
圧よりも高い内部高電圧を受け、該受けた内部高電圧に
対応する駆動電圧を発生する手段と、電源ノードと内部
電源ノードとの間に結合され、発生された駆動電圧と内
部電源ノード上の電圧との差に従って電源ノードから内
部電源ノードへ電荷を供給するドライブトランジスタと
を備える。
【００３２】好ましくは、駆動電圧発生手段は、内部高
電圧をドライブトランジスタの制御電極へ伝達する配線
で構成される。
電圧をドライブトランジスタの制御電極へ伝達する配線
で構成される。
【００３３】またこれに代えて、駆動電圧発生手段は、
好ましくは、内部高電圧の出力ノードとドライブトラン
ジスタの制御電極との間に結合されるダイオード素子を
備える。このダイオード素子は、内部高電圧を出力ノー
ドから順方向にドライブトランジスタの制御電極ノード
に結合される。
好ましくは、内部高電圧の出力ノードとドライブトラン
ジスタの制御電極との間に結合されるダイオード素子を
備える。このダイオード素子は、内部高電圧を出力ノー
ドから順方向にドライブトランジスタの制御電極ノード
に結合される。
【００３４】またドライブトランジスタは、ソースフォ
ロアモードで動作するＭＯＳトランジスタであり、その
場合、駆動電圧発生手段は、好ましくは、内部高電圧を
一方動作電源電圧として動作し、内部高電圧よりも低い
基準電圧を受け、この基準電圧よりもソースフォロアＭ
ＯＳトランジスタのしきい値電圧分高い電圧を発生して
ドライブトランジスタの制御電極ノードに印加する電圧
印加手段を含む。
ロアモードで動作するＭＯＳトランジスタであり、その
場合、駆動電圧発生手段は、好ましくは、内部高電圧を
一方動作電源電圧として動作し、内部高電圧よりも低い
基準電圧を受け、この基準電圧よりもソースフォロアＭ
ＯＳトランジスタのしきい値電圧分高い電圧を発生して
ドライブトランジスタの制御電極ノードに印加する電圧
印加手段を含む。
【００３５】この電圧印加手段は、好ましくは、基準電
圧と第１の内部ノード上の電圧とを比較するカレントミ
ラー型差動比較手段と、この差動比較手段の出力信号に
応答して内部高電圧供給ノードから第２のノードへ電流
を供給する電流ドライブ素子と、第１のノードと第２の
ノードとの間に互いに直列に接続される各々がダイオー
ド接続された複数のＭＯＳトランジスタと、内部高電圧
供給ノードとドライブトランジスタの制御電極ノードと
の間に結合され、第２のノード上の電圧をゲートに受け
るソースフォロアモードで動作するＭＯＳトランジスタ
とを備える。
圧と第１の内部ノード上の電圧とを比較するカレントミ
ラー型差動比較手段と、この差動比較手段の出力信号に
応答して内部高電圧供給ノードから第２のノードへ電流
を供給する電流ドライブ素子と、第１のノードと第２の
ノードとの間に互いに直列に接続される各々がダイオー
ド接続された複数のＭＯＳトランジスタと、内部高電圧
供給ノードとドライブトランジスタの制御電極ノードと
の間に結合され、第２のノード上の電圧をゲートに受け
るソースフォロアモードで動作するＭＯＳトランジスタ
とを備える。
【００３６】また好ましくは、内部回路の動作指示信号
に応答して、ドライブトランジスタの制御電極ノードへ
電荷を供給するためのキャパシタンス素子がさらに設け
られる。
に応答して、ドライブトランジスタの制御電極ノードへ
電荷を供給するためのキャパシタンス素子がさらに設け
られる。
【００３７】また駆動電圧発生手段およびドライブトラ
ンジスタは組合せられて内部降圧回路を構成し、内部降
圧回路は、外部からの電源電圧を受ける複数の電源パッ
ドそれぞれに対応して設けられる。この内部降圧回路の
電源ノードは対応の電源パッドに結合される。
ンジスタは組合せられて内部降圧回路を構成し、内部降
圧回路は、外部からの電源電圧を受ける複数の電源パッ
ドそれぞれに対応して設けられる。この内部降圧回路の
電源ノードは対応の電源パッドに結合される。
【００３８】また好ましくは、さらに、接地ノードとデ
ータ出力ノードとの間に結合されるデータ出力トランジ
スタと、外部電源電圧を一方動作電源電圧として動作
し、内部読出データを受け、この受けた内部読出データ
に対応する電位を生成してデータ出力トランジスタの制
御電極ノードへ印加するドライブ回路が設けられる。
ータ出力ノードとの間に結合されるデータ出力トランジ
スタと、外部電源電圧を一方動作電源電圧として動作
し、内部読出データを受け、この受けた内部読出データ
に対応する電位を生成してデータ出力トランジスタの制
御電極ノードへ印加するドライブ回路が設けられる。
【００３９】このドライブ回路は、好ましくは、外部電
源電圧が印加される電源ノードと第１の内部電源ノード
との間に結合され、そのゲートに内部電源電圧よりも高
い内部高電圧を受けるＭＯＳトランジスタと、内部読出
データの一方レベルを外部電源電圧レベルに変換するレ
ベル変換手段と、第１の内部電源ノード上の電圧を一方
動作電源電圧として動作し、このレベル変換手段の出力
電圧に従ってデータ出力トランジスタの制御電極ノード
へ印加される電圧を形成するドライバとを備える。
源電圧が印加される電源ノードと第１の内部電源ノード
との間に結合され、そのゲートに内部電源電圧よりも高
い内部高電圧を受けるＭＯＳトランジスタと、内部読出
データの一方レベルを外部電源電圧レベルに変換するレ
ベル変換手段と、第１の内部電源ノード上の電圧を一方
動作電源電圧として動作し、このレベル変換手段の出力
電圧に従ってデータ出力トランジスタの制御電極ノード
へ印加される電圧を形成するドライバとを備える。
【００４０】この発明の第２の観点に係る半導体装置
は、半導体チップ上に配置される複数の電源パッドと、
これら複数の電源パッド各々に対応しかつ対応の電源パ
ッド近傍に設けられ、対応の電源パッドから電源電圧を
供給されてこの電源電圧を変換して内部電源電圧を生成
する複数の内部電源電圧発生回路を備える。
は、半導体チップ上に配置される複数の電源パッドと、
これら複数の電源パッド各々に対応しかつ対応の電源パ
ッド近傍に設けられ、対応の電源パッドから電源電圧を
供給されてこの電源電圧を変換して内部電源電圧を生成
する複数の内部電源電圧発生回路を備える。
【００４１】好ましくは、さらに、複数の電源パッドの
選択された電源パッドに電気的に結合され、外部電源電
圧を対応の選択された電源パッドへ供給する外部電源端
子がさらに設けられる。非選択パッドは外部電源電圧供
給端子と分離される。
選択された電源パッドに電気的に結合され、外部電源電
圧を対応の選択された電源パッドへ供給する外部電源端
子がさらに設けられる。非選択パッドは外部電源電圧供
給端子と分離される。
【００４２】これら複数の電源パッドは、好ましくは、
内部データを入出力するためのデータ入出力パッド近傍
に隣接して配置されるパッドを含む。内部電源電圧発生
回路からの内部電源電圧は、このデータ入出力パッドに
対応して配置されるデータ入出力バッファへ供給され
る。
内部データを入出力するためのデータ入出力パッド近傍
に隣接して配置されるパッドを含む。内部電源電圧発生
回路からの内部電源電圧は、このデータ入出力パッドに
対応して配置されるデータ入出力バッファへ供給され
る。
【００４３】この発明の第３の観点に係る半導体装置
は、内部読出データを受け、活性化時この受けた内部読
出データから互いに相補な第１および第２のデータを生
成する読出手段と、内部電源ノード上の内部電源電圧を
一方動作電源電圧として動作し、第１のデータを受けて
この第１のデータに対応する第１のドライブ電圧を生成
する第１のドライブ手段を含む。内部電源電圧は、外部
電源ノードへ外部から印加される外部電源電圧をレベル
変換して生成され、内部電源ノードへ印加される。
は、内部読出データを受け、活性化時この受けた内部読
出データから互いに相補な第１および第２のデータを生
成する読出手段と、内部電源ノード上の内部電源電圧を
一方動作電源電圧として動作し、第１のデータを受けて
この第１のデータに対応する第１のドライブ電圧を生成
する第１のドライブ手段を含む。内部電源電圧は、外部
電源ノードへ外部から印加される外部電源電圧をレベル
変換して生成され、内部電源ノードへ印加される。
【００４４】この発明の第３の観点に係る半導体装置
は、さらに、外部電源ノード上の外部電源電圧を一方動
作電源電圧として動作し、第２のデータを受けて、この
第２のデータに対応する第１のドライブ電圧と相補な論
理の第２のドライブ電圧を生成する第２のドライブ手段
と、内部電源ノードとデータ出力ノードの間に結合さ
れ、第１のドライブ電圧に応答して外部電源ノード上の
電圧をデータ出力ノードへ伝達する第１のドライブトラ
ンジスタと、データ出力ノードと外部および内部電源ノ
ード上の電圧と論理の異なる電源電圧を受ける第３の電
源ノードとの間に結合され、第２のドライブ電圧に応答
して第１のドライブトランジスタと相補的に導通して第
３の電源ノード上の電圧をデータ出力ノードへ伝達する
第２のドライブトランジスタを備える。
は、さらに、外部電源ノード上の外部電源電圧を一方動
作電源電圧として動作し、第２のデータを受けて、この
第２のデータに対応する第１のドライブ電圧と相補な論
理の第２のドライブ電圧を生成する第２のドライブ手段
と、内部電源ノードとデータ出力ノードの間に結合さ
れ、第１のドライブ電圧に応答して外部電源ノード上の
電圧をデータ出力ノードへ伝達する第１のドライブトラ
ンジスタと、データ出力ノードと外部および内部電源ノ
ード上の電圧と論理の異なる電源電圧を受ける第３の電
源ノードとの間に結合され、第２のドライブ電圧に応答
して第１のドライブトランジスタと相補的に導通して第
３の電源ノード上の電圧をデータ出力ノードへ伝達する
第２のドライブトランジスタを備える。
【００４５】好ましくは、第１のドライブ手段は、内部
電源ノードと第１のノードとの間に結合されるダイオー
ド素子と、第１のデータを容量結合を介してのチャージ
ポンプ動作により第１のノードへ伝達するブースト手段
と、第１のノード上の電圧を一方動作電源電圧として動
作し、第１のデータをバッファ処理して第１のドライブ
トランジスタの制御電極ノードへ伝達する第１のドライ
ブ回路とを備える。第２のドライブ手段は、好ましく
は、外部電源ノードと第２のノードとの間に結合され、
そのゲートに内部電源電圧よりも絶対値の大きな内部電
圧を受けるＭＯＳトランジスタと、外部電源ノード上の
電圧を一方動作電源電圧として動作し、第２のデータの
一方レベルを外部電源電圧レベルに変換するレベル変換
手段と、第２のノード上の電圧を一方動作電源電圧とし
て動作し、レベル変換手段の出力電圧をバッファ処理し
て第１のドライブ回路の出力電圧と相補な論理の、一方
レベルが内部電圧により決定される電圧を形成して第２
のドライブトランジスタの制御電極ノードへ印加する第
２のドライブ回路を備える。
電源ノードと第１のノードとの間に結合されるダイオー
ド素子と、第１のデータを容量結合を介してのチャージ
ポンプ動作により第１のノードへ伝達するブースト手段
と、第１のノード上の電圧を一方動作電源電圧として動
作し、第１のデータをバッファ処理して第１のドライブ
トランジスタの制御電極ノードへ伝達する第１のドライ
ブ回路とを備える。第２のドライブ手段は、好ましく
は、外部電源ノードと第２のノードとの間に結合され、
そのゲートに内部電源電圧よりも絶対値の大きな内部電
圧を受けるＭＯＳトランジスタと、外部電源ノード上の
電圧を一方動作電源電圧として動作し、第２のデータの
一方レベルを外部電源電圧レベルに変換するレベル変換
手段と、第２のノード上の電圧を一方動作電源電圧とし
て動作し、レベル変換手段の出力電圧をバッファ処理し
て第１のドライブ回路の出力電圧と相補な論理の、一方
レベルが内部電圧により決定される電圧を形成して第２
のドライブトランジスタの制御電極ノードへ印加する第
２のドライブ回路を備える。
【００４６】第１の観点の半導体記憶装置においては、
内部高電圧をソースフォロアモードで内部電源ノード上
に伝達して内部電源電圧を生成しており、内部電源電圧
と基準電位とを比較するための差動増幅回路は必要とさ
れず、消費電力を低減することができる。またワード線
選択などのために利用される内部高電圧を利用して内部
電源電圧を生成しているため、内部電源電圧生成のため
の専用の高電圧発生回路が必要とされず、回路占有面積
が低減されるのみならず、消費電力も低減される。また
このドライブトランジスタの制御電極ノードへ、内部回
路動作時に電荷を供給することによりドライブトランジ
スタのコンダクタンスを大きくすることができ、大きい
電流駆動力および低抵抗で内部回路動作時における内部
電源の低下を補償することができる。
内部高電圧をソースフォロアモードで内部電源ノード上
に伝達して内部電源電圧を生成しており、内部電源電圧
と基準電位とを比較するための差動増幅回路は必要とさ
れず、消費電力を低減することができる。またワード線
選択などのために利用される内部高電圧を利用して内部
電源電圧を生成しているため、内部電源電圧生成のため
の専用の高電圧発生回路が必要とされず、回路占有面積
が低減されるのみならず、消費電力も低減される。また
このドライブトランジスタの制御電極ノードへ、内部回
路動作時に電荷を供給することによりドライブトランジ
スタのコンダクタンスを大きくすることができ、大きい
電流駆動力および低抵抗で内部回路動作時における内部
電源の低下を補償することができる。
【００４７】この発明の第２の観点において、複数の電
源パッド各々に対応してかつ対応の電源パッド近傍に内
部電源電圧発生回路を配置することにより、安定に外部
電源を供給されて内部電源電圧を生成することができ
る。電源パッドを、データ入出力ビット数に応じて選択
的に外部電源端子に接続することにより、動作する内部
回路の数に合わせて活性状態とされる内部電源電圧発生
回路の数を調整することができ、安定に内部電源電圧を
供給することができる。
源パッド各々に対応してかつ対応の電源パッド近傍に内
部電源電圧発生回路を配置することにより、安定に外部
電源を供給されて内部電源電圧を生成することができ
る。電源パッドを、データ入出力ビット数に応じて選択
的に外部電源端子に接続することにより、動作する内部
回路の数に合わせて活性状態とされる内部電源電圧発生
回路の数を調整することができ、安定に内部電源電圧を
供給することができる。
【００４８】第３の観点に係る発明に従えば、第２のド
ライブトランジスタの制御電極ノードへ印加される第２
のドライブ電圧は、外部電源電圧を用いて生成されてい
るため、内部電源電圧低下時においても第２のドライブ
トランジスタはその影響を受けず、大きな電流駆動力を
持って動作することができ、高速でデータの入出力を行
なうことが可能となる。
ライブトランジスタの制御電極ノードへ印加される第２
のドライブ電圧は、外部電源電圧を用いて生成されてい
るため、内部電源電圧低下時においても第２のドライブ
トランジスタはその影響を受けず、大きな電流駆動力を
持って動作することができ、高速でデータの入出力を行
なうことが可能となる。
【００４９】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置は、各々が行列状に
配置されるメモリセルＭＣを有する２つのメモリセルア
レイ９０ｌおよび９０ｒと、メモリセルアレイ９０ｌお
よび９０ｒの間に配置されるセンス／ＩＯ回路９１を含
む。メモリセルアレイ９０ｌおよび９０ｒの各々は、メ
モリセルの行にそれぞれ対応して配置され、各々に対応
の行のメモリセルが接続される複数のワード線ＷＬと、
メモリセルの列それぞれに対応して配置され、各々に対
応の列のメモリセルが接続される複数のビット線対Ｂ
Ｌ，／ＢＬを含む。図１においては、メモリセルアレイ
９０ｌにおいてワード線ＷＬｌとビット線対ＢＬｌ，／
ＢＬｌが代表的に示され、またメモリセルアレイ９０ｒ
においては、ワード線ＷＬｒと、ビット線対ＢＬｒ，／
ＢＬｒが代表的に示される。
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置は、各々が行列状に
配置されるメモリセルＭＣを有する２つのメモリセルア
レイ９０ｌおよび９０ｒと、メモリセルアレイ９０ｌお
よび９０ｒの間に配置されるセンス／ＩＯ回路９１を含
む。メモリセルアレイ９０ｌおよび９０ｒの各々は、メ
モリセルの行にそれぞれ対応して配置され、各々に対応
の行のメモリセルが接続される複数のワード線ＷＬと、
メモリセルの列それぞれに対応して配置され、各々に対
応の列のメモリセルが接続される複数のビット線対Ｂ
Ｌ，／ＢＬを含む。図１においては、メモリセルアレイ
９０ｌにおいてワード線ＷＬｌとビット線対ＢＬｌ，／
ＢＬｌが代表的に示され、またメモリセルアレイ９０ｒ
においては、ワード線ＷＬｒと、ビット線対ＢＬｒ，／
ＢＬｒが代表的に示される。
【００５０】センス／ＩＯ回路９１は、メモリセルアレ
イ９０ｌおよび９０ｒの各列に対応して設けられるセン
スアンプ１１７を含む。センスアンプ１１７は、メモリ
セルアレイ９０ｌおよび９０ｒの対応の列（同一列）に
配置されたビット線対により共有される。センス／ＩＯ
回路９１はさらに、メモリセルアレイ９０ｌのビット線
対ＢＬｌ，／ＢＬｌに対応して配置され、ブロック選択
信号φｓｌに応答して導通し、ビット線対ＢＬｌ，／Ｂ
Ｌｌをセンスアンプ１１７へ接続するブロック選択ゲー
ト１０２および１０３と、ビット線対ＢＬｒ，／ＢＬｒ
に対応して設けられブロック選択信号φｓｒに応答して
導通してビット線対ＢＬｒ，／ＢＬｒをセンスアンプ１
１７へ接続するブロック選択ゲート１０４および１０５
と、列選択信号ＣＳＬに応答して導通し、センスアンプ
１１７の検出ノード（選択ビット線対）を入出力データ
線対Ｉ／ＯおよびＺＩ／Ｏへ接続する列選択ゲート１０
７および１０８を含む。ブロック選択ゲート、および列
選択ゲートはそれぞれメモリセルアレイ９０ｌおよび９
０ｒの各列に対応して配置される。
イ９０ｌおよび９０ｒの各列に対応して設けられるセン
スアンプ１１７を含む。センスアンプ１１７は、メモリ
セルアレイ９０ｌおよび９０ｒの対応の列（同一列）に
配置されたビット線対により共有される。センス／ＩＯ
回路９１はさらに、メモリセルアレイ９０ｌのビット線
対ＢＬｌ，／ＢＬｌに対応して配置され、ブロック選択
信号φｓｌに応答して導通し、ビット線対ＢＬｌ，／Ｂ
Ｌｌをセンスアンプ１１７へ接続するブロック選択ゲー
ト１０２および１０３と、ビット線対ＢＬｒ，／ＢＬｒ
に対応して設けられブロック選択信号φｓｒに応答して
導通してビット線対ＢＬｒ，／ＢＬｒをセンスアンプ１
１７へ接続するブロック選択ゲート１０４および１０５
と、列選択信号ＣＳＬに応答して導通し、センスアンプ
１１７の検出ノード（選択ビット線対）を入出力データ
線対Ｉ／ＯおよびＺＩ／Ｏへ接続する列選択ゲート１０
７および１０８を含む。ブロック選択ゲート、および列
選択ゲートはそれぞれメモリセルアレイ９０ｌおよび９
０ｒの各列に対応して配置される。
【００５１】メモリセルアレイ９０ｌおよび９０ｒにお
いて、メモリセルは、ビット線対とワード線との交差部
に対応して配置される。メモリセルアレイ９０ｌにおい
て、ビット線ＢＬｌとワード線ＷＬｌの交差部にメモリ
セルＭＣｌが配置されるように示され、またメモリセル
アレイ９０ｒにおいて、ビット線ＢＬｒとワード線ＷＬ
ｒの交差部に対応してメモリセルＭＣｒが配置されるよ
うに示される。メモリセルＭＣｌは、情報を記憶するた
めのキャパシタ１１８と、ワード線ＷＬｌ上の信号電位
に応答して導通し、このキャパシタ１１８をビット線Ｂ
Ｌｌへ電気的に接続するｎチャネルＭＯＳトランジスタ
で構成されるアクセストランジスタ１０１を含む。メモ
リセルＭＣｒは、情報を記憶するためのキャパシタ１１
９と、ワード線ＷＬｒ上の信号電位に応答して導通し、
このキャパシタ１１９をビット線ＢＬｒへ電気的に接続
するアクセストランジスタ１０６を含む。センスアンプ
１１７は、後に説明するが内部電源Ｖｉｎｔを一方側動
作電圧として受けるように示される。このセンスアンプ
１１７は、動作時、選択ビット線対の電位を差動的に増
幅する。
いて、メモリセルは、ビット線対とワード線との交差部
に対応して配置される。メモリセルアレイ９０ｌにおい
て、ビット線ＢＬｌとワード線ＷＬｌの交差部にメモリ
セルＭＣｌが配置されるように示され、またメモリセル
アレイ９０ｒにおいて、ビット線ＢＬｒとワード線ＷＬ
ｒの交差部に対応してメモリセルＭＣｒが配置されるよ
うに示される。メモリセルＭＣｌは、情報を記憶するた
めのキャパシタ１１８と、ワード線ＷＬｌ上の信号電位
に応答して導通し、このキャパシタ１１８をビット線Ｂ
Ｌｌへ電気的に接続するｎチャネルＭＯＳトランジスタ
で構成されるアクセストランジスタ１０１を含む。メモ
リセルＭＣｒは、情報を記憶するためのキャパシタ１１
９と、ワード線ＷＬｒ上の信号電位に応答して導通し、
このキャパシタ１１９をビット線ＢＬｒへ電気的に接続
するアクセストランジスタ１０６を含む。センスアンプ
１１７は、後に説明するが内部電源Ｖｉｎｔを一方側動
作電圧として受けるように示される。このセンスアンプ
１１７は、動作時、選択ビット線対の電位を差動的に増
幅する。
【００５２】メモリセルアレイ９０ｌに対して、アドレ
スバッファ５０４からの内部行アドレス信号をデコード
して行選択信号を出力する行デコーダ９６ｌと、行デコ
ーダ９６ｌからの行選択信号に従って選択行に対して配
置されたワード線上に内部高電圧Ｖｐｐを伝達するワー
ド線ドライバ９２ｌと、アドレスバッファ５０４からの
ブロック選択信号に応答して、メモリセルアレイ９０ｌ
を選択するアレイ選択信号を出力するドライバ選択回路
９８ｌと、ドライバ選択回路９８ｌからのアレイ選択信
号に応答して、ブロック選択信号φＳＬを出力するブロ
ック選択回路９４ｌが設けられる。
スバッファ５０４からの内部行アドレス信号をデコード
して行選択信号を出力する行デコーダ９６ｌと、行デコ
ーダ９６ｌからの行選択信号に従って選択行に対して配
置されたワード線上に内部高電圧Ｖｐｐを伝達するワー
ド線ドライバ９２ｌと、アドレスバッファ５０４からの
ブロック選択信号に応答して、メモリセルアレイ９０ｌ
を選択するアレイ選択信号を出力するドライバ選択回路
９８ｌと、ドライバ選択回路９８ｌからのアレイ選択信
号に応答して、ブロック選択信号φＳＬを出力するブロ
ック選択回路９４ｌが設けられる。
【００５３】ワード線ドライバ９２ｌは、メモリセルア
レイ９０ｌの各ワード線に対応して配置されるワード線
ドライブ回路を含む。このワード線ドライブ回路は、内
部高電圧印加ノードＰＶに与えられる内部高電圧Ｖｐｐ
と接地電圧とを両動作電源電圧として動作するＣＭＯＳ
インバータで構成される。このＣＭＯＳインバータは、
ｐチャネルＭＯＳトランジスタ１１１およびｎチャネル
ＭＯＳトランジスタ１０９を含む。このワード線ドライ
ブ回路は、選択時（行選択信号がＬレベルのとき）、内
部高電圧Ｖｐｐを対応のワード線（ＷＬｌ）上に伝達す
る。ブロック選択回路９４ｌも、内部高電圧Ｖｐｐと接
地電圧とを両動作電源電圧として動作するＣＭＯＳイン
バータで構成される。このＣＭＯＳインバータは、ｐチ
ャネルＭＯＳトランジスタ１１４およびｎチャネルＭＯ
Ｓトランジスタ１１０を含む。したがって、ブロック選
択信号φＳＬは、内部高電圧Ｖｐｐと接地電圧との間で
変化する。ドライバ選択回路９８ｌからのブロック選択
信号は、また行デコーダ９６ｌの活性／非活性化を制御
するように構成されてもよい。
レイ９０ｌの各ワード線に対応して配置されるワード線
ドライブ回路を含む。このワード線ドライブ回路は、内
部高電圧印加ノードＰＶに与えられる内部高電圧Ｖｐｐ
と接地電圧とを両動作電源電圧として動作するＣＭＯＳ
インバータで構成される。このＣＭＯＳインバータは、
ｐチャネルＭＯＳトランジスタ１１１およびｎチャネル
ＭＯＳトランジスタ１０９を含む。このワード線ドライ
ブ回路は、選択時（行選択信号がＬレベルのとき）、内
部高電圧Ｖｐｐを対応のワード線（ＷＬｌ）上に伝達す
る。ブロック選択回路９４ｌも、内部高電圧Ｖｐｐと接
地電圧とを両動作電源電圧として動作するＣＭＯＳイン
バータで構成される。このＣＭＯＳインバータは、ｐチ
ャネルＭＯＳトランジスタ１１４およびｎチャネルＭＯ
Ｓトランジスタ１１０を含む。したがって、ブロック選
択信号φＳＬは、内部高電圧Ｖｐｐと接地電圧との間で
変化する。ドライバ選択回路９８ｌからのブロック選択
信号は、また行デコーダ９６ｌの活性／非活性化を制御
するように構成されてもよい。
【００５４】また、センスアンプ１１７へは、内部電源
Ｖｉｎｔが伝達されるように示されるが、このセンスア
ンプ１１７の活性／非活性を制御するセンスアンプ活性
化信号は、図示しないセンスアンプドライブ回路から達
成される。このセンスアンプ活性化信号の活性化時に、
センスアンプ１１７へ内部電源Ｖｉｎｔが一方動作電源
電圧として伝達されて、センスアンプ１１７が高電位の
ビット線を内部電源Ｖｉｎｔレベルにまでその電位を引
上げる。
Ｖｉｎｔが伝達されるように示されるが、このセンスア
ンプ１１７の活性／非活性を制御するセンスアンプ活性
化信号は、図示しないセンスアンプドライブ回路から達
成される。このセンスアンプ活性化信号の活性化時に、
センスアンプ１１７へ内部電源Ｖｉｎｔが一方動作電源
電圧として伝達されて、センスアンプ１１７が高電位の
ビット線を内部電源Ｖｉｎｔレベルにまでその電位を引
上げる。
【００５５】メモリセルアレイ９０ｒに対しても同様、
行デコーダ９６ｒ、ワード線ドライバ９２ｒ、ドライバ
選択回路９８ｒおよびブロック選択回路９４ｒが設けら
れる。ワード線ドライバ９２ｒは、ワード線ドライバ９
２ｌと同様、メモリセルメモリセルアレイ９０ｒの各行
（すなわちワード線）に対応して配置されるＣＭＯＳイ
ンバータで構成されるワード線ドライブ回路を含む。こ
のＣＭＯＳインバータは、ｐチャネルＭＯＳトランジス
タ１１１６およびｎチャネルＭＯＳトランジスタ１１２
で構成され、内部高電圧Ｖｐｐを一方動作電源電圧とし
て動作する。ブロック選択回路９４ｒも、ブロック選択
回路９４ｌと同様、内部高電圧Ｖｐｐを一方動作電源電
圧として動作するＣＭＯＳインバータで構成される。こ
のＣＭＯＳインバータは、ｐチャネルＭＯＳトランジス
タ１１５およびｎチャネルＭＯＳトランジスタ１１１で
構成される。したがって、このブロック選択信号φＳＲ
も、内部高電圧Ｖｐｐと接地電圧との間で変化する。
行デコーダ９６ｒ、ワード線ドライバ９２ｒ、ドライバ
選択回路９８ｒおよびブロック選択回路９４ｒが設けら
れる。ワード線ドライバ９２ｒは、ワード線ドライバ９
２ｌと同様、メモリセルメモリセルアレイ９０ｒの各行
（すなわちワード線）に対応して配置されるＣＭＯＳイ
ンバータで構成されるワード線ドライブ回路を含む。こ
のＣＭＯＳインバータは、ｐチャネルＭＯＳトランジス
タ１１１６およびｎチャネルＭＯＳトランジスタ１１２
で構成され、内部高電圧Ｖｐｐを一方動作電源電圧とし
て動作する。ブロック選択回路９４ｒも、ブロック選択
回路９４ｌと同様、内部高電圧Ｖｐｐを一方動作電源電
圧として動作するＣＭＯＳインバータで構成される。こ
のＣＭＯＳインバータは、ｐチャネルＭＯＳトランジス
タ１１５およびｎチャネルＭＯＳトランジスタ１１１で
構成される。したがって、このブロック選択信号φＳＲ
も、内部高電圧Ｖｐｐと接地電圧との間で変化する。
【００５６】行デコーダ９６ｌおよび９６ｒは、内部電
源Ｖｉｎｔを一方動作電源電圧として動作する。またド
ライバ選択回路９８ｌおよび９８ｒも内部電源Ｖｉｎｔ
を一方動作電源電圧として動作する。これらの行デコー
ダ９６ｌ，９６ｒの出力部には、ワード線ドライブ回路
の出力信号がＬレベルのときに、内部高電圧Ｖｐｐをワ
ード線ドライブ回路の入力部へ伝達するフィードバック
回路および、ワード線ドライブ回路の入力部と行デコー
ダの出力部との間に設けられるデカップリングトランジ
スタ（ゲートに内部電源Ｖｉｎｔを受けるＭＯＳトラン
ジスタ）が設けられる。ドライバ選択回路９８ｌおよび
９８ｒにも同様の構成が設けられる。
源Ｖｉｎｔを一方動作電源電圧として動作する。またド
ライバ選択回路９８ｌおよび９８ｒも内部電源Ｖｉｎｔ
を一方動作電源電圧として動作する。これらの行デコー
ダ９６ｌ，９６ｒの出力部には、ワード線ドライブ回路
の出力信号がＬレベルのときに、内部高電圧Ｖｐｐをワ
ード線ドライブ回路の入力部へ伝達するフィードバック
回路および、ワード線ドライブ回路の入力部と行デコー
ダの出力部との間に設けられるデカップリングトランジ
スタ（ゲートに内部電源Ｖｉｎｔを受けるＭＯＳトラン
ジスタ）が設けられる。ドライバ選択回路９８ｌおよび
９８ｒにも同様の構成が設けられる。
【００５７】列選択信号ＣＳＬは、メモリセルアレイ９
０ｌおよび９０ｒに対して共通に設けられる列デコーダ
８８から出力される。この列デコーダ８８は、内部電源
ノードＩＶへ印加される内部電源Ｖｉｎｔを一方動作電
源電圧として動作する。
０ｌおよび９０ｒに対して共通に設けられる列デコーダ
８８から出力される。この列デコーダ８８は、内部電源
ノードＩＶへ印加される内部電源Ｖｉｎｔを一方動作電
源電圧として動作する。
【００５８】半導体記憶装置はさらに、内部電源Ｖｉｎ
ｔを一方動作電源電圧として動作し、入出力データ線Ｉ
／ＯおよびＺＩ／Ｏと読出データ線ＲＤおよび書込デー
タ線ＷＤとの間でデータの授受を行なうリード／ライト
アンプ９９と、この読出データ線ＲＤおよび書込データ
線ＷＤと装置外部との間でデータの入出力を行なう入出
力回路１００とを含む。このリード／ライトアンプ９９
は、データ書込時には、書込活性化信号ＷＢＥに応答し
て活性化され、書込データ線ＷＤ上のデータから相補な
内部書込データを生成して入出力データ線Ｉ／Ｏおよび
ＺＩ／Ｏへ伝達する。またリード／ライトアンプ９９
は、読出時、その入出力データ線Ｉ／ＯおよびＺＩ／Ｏ
上の相補内部読出データから読出データを生成して読出
データ線ＲＤ上に伝達する。読出データ線ＲＤおよび書
込データ線ＷＤをそれぞれ別々に設けることにより、デ
ータ書込モードからデータ読出モードへの移行およびデ
ータ書込モードからデータ読出モードへの移行を、先の
サイクルの書込／読出データの論理の影響を受けること
なく高速で行なうことができる。
ｔを一方動作電源電圧として動作し、入出力データ線Ｉ
／ＯおよびＺＩ／Ｏと読出データ線ＲＤおよび書込デー
タ線ＷＤとの間でデータの授受を行なうリード／ライト
アンプ９９と、この読出データ線ＲＤおよび書込データ
線ＷＤと装置外部との間でデータの入出力を行なう入出
力回路１００とを含む。このリード／ライトアンプ９９
は、データ書込時には、書込活性化信号ＷＢＥに応答し
て活性化され、書込データ線ＷＤ上のデータから相補な
内部書込データを生成して入出力データ線Ｉ／Ｏおよび
ＺＩ／Ｏへ伝達する。またリード／ライトアンプ９９
は、読出時、その入出力データ線Ｉ／ＯおよびＺＩ／Ｏ
上の相補内部読出データから読出データを生成して読出
データ線ＲＤ上に伝達する。読出データ線ＲＤおよび書
込データ線ＷＤをそれぞれ別々に設けることにより、デ
ータ書込モードからデータ読出モードへの移行およびデ
ータ書込モードからデータ読出モードへの移行を、先の
サイクルの書込／読出データの論理の影響を受けること
なく高速で行なうことができる。
【００５９】入出力回路１００は、この構成は後の詳細
に説明するが、データ読出時には読出指示信号φＯに応
答して読出データ線ＲＤ上の読出データから外部読出デ
ータを生成し、データ書込時においては、書込指示信号
φＩに応答して、外部書込データから内部書込データを
生成して書込データ線ＷＤ上に伝達する。
に説明するが、データ読出時には読出指示信号φＯに応
答して読出データ線ＲＤ上の読出データから外部読出デ
ータを生成し、データ書込時においては、書込指示信号
φＩに応答して、外部書込データから内部書込データを
生成して書込データ線ＷＤ上に伝達する。
【００６０】半導体記憶装置は、さらに、外部から与え
られる制御信号、すなわちロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号／ＷＥおよび出力イネーブル信号／Ｏ
Ｅに応答して、内部動作に必要とされる各制御信号を生
成する制御回路５０２と、外部電源電圧Ｖｃｃから内部
電源Ｖｉｎｔおよび内部高電圧Ｖｐｐを生成する内部電
圧発生回路５００を含む。制御回路５０２は、アドレス
バッファ５０４におけるアドレスラッチタイミング、メ
モリセルアレイ９０ｌおよび９０ｒにおける行および列
の選択動作を決定する制御信号ならびにセンスアンプを
活性化するタイミングを与える制御信号を発生するが、
図１においては、代表的に、読出指示信号φＯおよび書
込指示信号φＩおよび書込活性化信号ＷＢＥを代表的に
示す。
られる制御信号、すなわちロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号／ＷＥおよび出力イネーブル信号／Ｏ
Ｅに応答して、内部動作に必要とされる各制御信号を生
成する制御回路５０２と、外部電源電圧Ｖｃｃから内部
電源Ｖｉｎｔおよび内部高電圧Ｖｐｐを生成する内部電
圧発生回路５００を含む。制御回路５０２は、アドレス
バッファ５０４におけるアドレスラッチタイミング、メ
モリセルアレイ９０ｌおよび９０ｒにおける行および列
の選択動作を決定する制御信号ならびにセンスアンプを
活性化するタイミングを与える制御信号を発生するが、
図１においては、代表的に、読出指示信号φＯおよび書
込指示信号φＩおよび書込活性化信号ＷＢＥを代表的に
示す。
【００６１】次に、この図１に示す半導体記憶装置のデ
ータ読出動作について図２を参照して簡単に説明する。
図２に示す波形図においては、メモリセルアレイ９０ｌ
のメモリセルＭＣｌが選択され、かつこのメモリセルＭ
ＣｌはＨレベルのデータを記憶している場合のデータ読
出動作が示される。
ータ読出動作について図２を参照して簡単に説明する。
図２に示す波形図においては、メモリセルアレイ９０ｌ
のメモリセルＭＣｌが選択され、かつこのメモリセルＭ
ＣｌはＨレベルのデータを記憶している場合のデータ読
出動作が示される。
【００６２】時刻ｔ１よりも前においては、ロウアドレ
スストローブ信号／ＲＡＳが非活性状態のＨレベルにあ
る。この状態においては、半導体記憶装置はスタンバイ
状態にあり、ブロック選択信号φＳＬおよびφＳＲはと
もに内部高電圧Ｖｐｐレベルにあり、またワード線ＷＬ
ｌおよびＷＬｒは、非選択状態のＬレベルにある。ビッ
ト線ＢＬｌ，／ＢＬｌ，ＢＬｒおよび／ＢＬｒは、ブロ
ック選択ゲート１０２〜１０５を介して相互接続され、
図示しないイコライズ手段により中間電位（Ｖｉｎｔ／
２）にプリチャージされている。
スストローブ信号／ＲＡＳが非活性状態のＨレベルにあ
る。この状態においては、半導体記憶装置はスタンバイ
状態にあり、ブロック選択信号φＳＬおよびφＳＲはと
もに内部高電圧Ｖｐｐレベルにあり、またワード線ＷＬ
ｌおよびＷＬｒは、非選択状態のＬレベルにある。ビッ
ト線ＢＬｌ，／ＢＬｌ，ＢＬｒおよび／ＢＬｒは、ブロ
ック選択ゲート１０２〜１０５を介して相互接続され、
図示しないイコライズ手段により中間電位（Ｖｉｎｔ／
２）にプリチャージされている。
【００６３】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳがローレベルに立下がると、１つのメモ
リセルサイクルが始まる。このロウアドレスストローブ
信号／ＲＡＳの降下に応答して、そのときに与えられて
いるアドレスＡ０〜ＡｎがＸアドレスとして取込まれ
る。この取込まれたＸアドレス信号に含まれるブロック
アドレス信号に従って、ドライバ選択回路９４ｌは、ブ
ロック選択信号φＳＬを内部高電圧Ｖｐｐレベルに維持
する。一方、ドライバ選択回路９８ｒは、そのブロック
アドレス信号に従って、ブロック選択信号φＳＲを接地
電位レベルのローレベルとし、ブロック選択ゲート１０
４および１０５を非導通状態とする。これにより、ビッ
ト線ＢＬｒおよび／ＢＬｒがセンスアンプ１１７から分
離される。
ブ信号／ＲＡＳがローレベルに立下がると、１つのメモ
リセルサイクルが始まる。このロウアドレスストローブ
信号／ＲＡＳの降下に応答して、そのときに与えられて
いるアドレスＡ０〜ＡｎがＸアドレスとして取込まれ
る。この取込まれたＸアドレス信号に含まれるブロック
アドレス信号に従って、ドライバ選択回路９４ｌは、ブ
ロック選択信号φＳＬを内部高電圧Ｖｐｐレベルに維持
する。一方、ドライバ選択回路９８ｒは、そのブロック
アドレス信号に従って、ブロック選択信号φＳＲを接地
電位レベルのローレベルとし、ブロック選択ゲート１０
４および１０５を非導通状態とする。これにより、ビッ
ト線ＢＬｒおよび／ＢＬｒがセンスアンプ１１７から分
離される。
【００６４】次いで、このＸアドレス信号に含まれる行
アドレス信号に従って、行デコーダ９６ｌが行選択動作
を行ない、ワード線ドライバ９２ｌを介して選択ワード
線ＷＬｌが内部高電圧Ｖｐｐレベルに駆動される。この
ワード線ＷＬｌの電位上昇に従って、メモリセルＭＣｌ
のアクセストランジスタ１０１が導通し、キャパシタ１
１８とビット線ＢＬｌとが電気的に接続される。この結
果、ビット線ＢＬｌの電位が上昇し、一方、ビット線／
ＢＬｌは中間電位を維持する。ビット線ＢＬｒおよび／
ＢＬｒがセンスアンプ１１７から分離されているため、
このセンスアンプ１１７に接続されるビット線の寄生容
量は小さく、十分な大きさの読出電圧が高速でセンスア
ンプ１１７へ伝達される。
アドレス信号に従って、行デコーダ９６ｌが行選択動作
を行ない、ワード線ドライバ９２ｌを介して選択ワード
線ＷＬｌが内部高電圧Ｖｐｐレベルに駆動される。この
ワード線ＷＬｌの電位上昇に従って、メモリセルＭＣｌ
のアクセストランジスタ１０１が導通し、キャパシタ１
１８とビット線ＢＬｌとが電気的に接続される。この結
果、ビット線ＢＬｌの電位が上昇し、一方、ビット線／
ＢＬｌは中間電位を維持する。ビット線ＢＬｒおよび／
ＢＬｒがセンスアンプ１１７から分離されているため、
このセンスアンプ１１７に接続されるビット線の寄生容
量は小さく、十分な大きさの読出電圧が高速でセンスア
ンプ１１７へ伝達される。
【００６５】次いで、センスアンプ１１７が活性化され
ると（この信号は図示せず）、ビット線ＢＬｌの電位が
内部電源Ｖｉｎｔレベルにまで上昇し、一方、ビット線
／ＢＬｌの電位が接地電位レベルに低下する。ブロック
選択信号φＳＬは内部高電圧Ｖｐｐレベルであり、ブロ
ック選択ゲート１０２，１０３のしきい値電圧損失を受
けることなく、センスアンプ１１７のセンス動作により
ビット線ＢＬｌの電位は内部電源Ｖｉｎｔレベルにまで
確実に上昇する。また、ワード線ＷＬｌは内部高電圧Ｖ
ｐｐの電圧レベルになり、このビット線ＢＬｌ上の内部
電源Ｖｉｎｔレベルの電圧が、アクセストランジスタ１
０１のしきい値電圧による損失を伴うことなく確実にキ
ャパシタ１１８に伝達され、メモリセルデータの再書込
が確実に行なわれる。
ると（この信号は図示せず）、ビット線ＢＬｌの電位が
内部電源Ｖｉｎｔレベルにまで上昇し、一方、ビット線
／ＢＬｌの電位が接地電位レベルに低下する。ブロック
選択信号φＳＬは内部高電圧Ｖｐｐレベルであり、ブロ
ック選択ゲート１０２，１０３のしきい値電圧損失を受
けることなく、センスアンプ１１７のセンス動作により
ビット線ＢＬｌの電位は内部電源Ｖｉｎｔレベルにまで
確実に上昇する。また、ワード線ＷＬｌは内部高電圧Ｖ
ｐｐの電圧レベルになり、このビット線ＢＬｌ上の内部
電源Ｖｉｎｔレベルの電圧が、アクセストランジスタ１
０１のしきい値電圧による損失を伴うことなく確実にキ
ャパシタ１１８に伝達され、メモリセルデータの再書込
が確実に行なわれる。
【００６６】時刻ｔ２においてコラムアドレスストロー
ブ信号／ＣＡＳがＬレベルとなると、このときに与えら
れているアドレス信号Ａ０〜ＡｎがＹアドレス信号とし
て取込まれて列デコーダ８８へ与えられる。列デコーダ
８８がこのコラムアドレスストローブ信号／ＣＡＳの降
下に応答して制御回路５０２の制御の下に活性化されて
列選択動作を行ない、列選択信号ＣＳＬをハイレベルと
する。それにより、列選択ゲート１０７および１０８が
導通し、センスアンプ１１７により検知増幅されたデー
タ（ビット線ＢＬｌおよび／ＢＬｌの信号）がデータ入
出力線Ｉ／ＯおよびＺＩ／Ｏへ伝達される。このデータ
入出力線Ｉ／ＯおよびＺＩ／Ｏ上の相補内部読出データ
はリード／ライトアンプ９９により増幅されて内部読出
データが生成され、読出データ線ＲＤ上に伝達される。
このリード／ライトアンプ９９は内部電源Ｖｉｎｔを一
方動作電源電圧として動作しており、読出データ線ＲＤ
上の内部読出データは、内部電源Ｖｉｎｔレベルの信号
となる。次に、制御回路５０２からのデータ出力指示信
号φＯが活性状態とされると、それまで出力ハイインピ
ーダンス状態（Ｈｉ−Ｚ）状態にあった出力回路部分が
活性化され、読出データ線ＲＤ上の内部読出データをバ
ッファ処理して、外部電源電圧Ｖｃｃレベルのデータを
生成して出力する。
ブ信号／ＣＡＳがＬレベルとなると、このときに与えら
れているアドレス信号Ａ０〜ＡｎがＹアドレス信号とし
て取込まれて列デコーダ８８へ与えられる。列デコーダ
８８がこのコラムアドレスストローブ信号／ＣＡＳの降
下に応答して制御回路５０２の制御の下に活性化されて
列選択動作を行ない、列選択信号ＣＳＬをハイレベルと
する。それにより、列選択ゲート１０７および１０８が
導通し、センスアンプ１１７により検知増幅されたデー
タ（ビット線ＢＬｌおよび／ＢＬｌの信号）がデータ入
出力線Ｉ／ＯおよびＺＩ／Ｏへ伝達される。このデータ
入出力線Ｉ／ＯおよびＺＩ／Ｏ上の相補内部読出データ
はリード／ライトアンプ９９により増幅されて内部読出
データが生成され、読出データ線ＲＤ上に伝達される。
このリード／ライトアンプ９９は内部電源Ｖｉｎｔを一
方動作電源電圧として動作しており、読出データ線ＲＤ
上の内部読出データは、内部電源Ｖｉｎｔレベルの信号
となる。次に、制御回路５０２からのデータ出力指示信
号φＯが活性状態とされると、それまで出力ハイインピ
ーダンス状態（Ｈｉ−Ｚ）状態にあった出力回路部分が
活性化され、読出データ線ＲＤ上の内部読出データをバ
ッファ処理して、外部電源電圧Ｖｃｃレベルのデータを
生成して出力する。
【００６７】データ書込時においては、入出力回路１０
０が、データ書込指示信号φＩに応答して活性化され
て、書込データ線ＷＢ上に内部書込データを伝達する。
次いでリード／ライトアンプ９９が書込活性化信号ＷＢ
Ｅに応答して活性化され、内部書込データを入出力デー
タ線Ｉ／ＯおよびＺＩ／Ｏへ伝達する。この入出力デー
タ線Ｉ／ＯおよびＺＩ／Ｏへ伝達された内部書込データ
が選択メモリセルＭＣ１へ書込まれる。
０が、データ書込指示信号φＩに応答して活性化され
て、書込データ線ＷＢ上に内部書込データを伝達する。
次いでリード／ライトアンプ９９が書込活性化信号ＷＢ
Ｅに応答して活性化され、内部書込データを入出力デー
タ線Ｉ／ＯおよびＺＩ／Ｏへ伝達する。この入出力デー
タ線Ｉ／ＯおよびＺＩ／Ｏへ伝達された内部書込データ
が選択メモリセルＭＣ１へ書込まれる。
【００６８】上述のように、データ信号がＭＯＳトラン
ジスタを介して伝達される部分において、そのＭＯＳト
ランジスタのゲートへ与えられる信号（ワード線選択信
号およびブロック選択信号）の電圧レベルを内部高電圧
Ｖｐｐレベルとすることにより、内部電源Ｖｉｎｔレベ
ルの信号が、これらのＭＯＳトランジスタのしきい値電
圧による損失を伴うことなく伝達され、確実にデータの
書込／読出を行なうことができる。
ジスタを介して伝達される部分において、そのＭＯＳト
ランジスタのゲートへ与えられる信号（ワード線選択信
号およびブロック選択信号）の電圧レベルを内部高電圧
Ｖｐｐレベルとすることにより、内部電源Ｖｉｎｔレベ
ルの信号が、これらのＭＯＳトランジスタのしきい値電
圧による損失を伴うことなく伝達され、確実にデータの
書込／読出を行なうことができる。
【００６９】図３は、図１に示す内部電圧発生回路５０
０の構成の一例を示す図である。図３において、内部電
圧発生回路５００は、外部電源ノードＥＶに結合され、
外部電源電圧ＥＶを一方動作電源電圧として動作し、一
定の基準電流を生成する定電流源２０２と、定電流源２
０２からの一定電流Ｉｒを電圧信号に変換して基準電位
Ｖｒｅｆを生成する基準電位発生回路２０３と、外部電
源ノードＥＶに与えられる外部電源電圧Ｖｃｃを一方動
作電源電圧として動作し、基準電位Ｖｒｅｆによりその
電圧レベルが規定される内部高電圧Ｖｐｐを生成する内
部高電圧発生回路２０５と、この内部高電圧Ｖｐｐから
内部電源Ｖｉｎｔを生成する内部電源発生回路２１０を
含む。
０の構成の一例を示す図である。図３において、内部電
圧発生回路５００は、外部電源ノードＥＶに結合され、
外部電源電圧ＥＶを一方動作電源電圧として動作し、一
定の基準電流を生成する定電流源２０２と、定電流源２
０２からの一定電流Ｉｒを電圧信号に変換して基準電位
Ｖｒｅｆを生成する基準電位発生回路２０３と、外部電
源ノードＥＶに与えられる外部電源電圧Ｖｃｃを一方動
作電源電圧として動作し、基準電位Ｖｒｅｆによりその
電圧レベルが規定される内部高電圧Ｖｐｐを生成する内
部高電圧発生回路２０５と、この内部高電圧Ｖｐｐから
内部電源Ｖｉｎｔを生成する内部電源発生回路２１０を
含む。
【００７０】内部高電圧発生回路２０５で生成される内
部高電圧Ｖｐｐが、図１に示すワード線ドライバ９２ｌ
および９２ｒならびにブロック選択回路９４ｌおよび９
４ｒへ与えられる。内部電源発生回路２１０は、このワ
ード線選択などのために利用される内部高電圧Ｖｐｐを
利用して内部電源Ｖｉｎｔを生成する。したがって、内
部電源Ｖｉｎｔを生成するために専用の内部高電圧発生
回路を用いる必要がなく、消費電力および回路占有面積
を低減することができる。
部高電圧Ｖｐｐが、図１に示すワード線ドライバ９２ｌ
および９２ｒならびにブロック選択回路９４ｌおよび９
４ｒへ与えられる。内部電源発生回路２１０は、このワ
ード線選択などのために利用される内部高電圧Ｖｐｐを
利用して内部電源Ｖｉｎｔを生成する。したがって、内
部電源Ｖｉｎｔを生成するために専用の内部高電圧発生
回路を用いる必要がなく、消費電力および回路占有面積
を低減することができる。
【００７１】定電流源２０２は、電源ノードＥＶとノー
ドＮｂ１との間に接続される抵抗素子３９と、電源ノー
ドＥＶとノードＮｂ２との間に接続され、かつそのゲー
トがノードＮｂ１に接続されるｐチャネルＭＯＳトラン
ジスタ１と、ノードＮｂ１とノードＮｂ３との間に接続
され、かつそのゲートがノードＮｂ２に接続されるｐチ
ャネルＭＯＳトランジスタ２と、ノードＮｂ２と接地ノ
ードとの間に接続されかつそのゲートがノードＮｂ３に
接続されるｎチャネルＭＯＳトランジスタ１０と、ノー
ドＮｂ３と接地ノードとの間に接続されかつそのゲート
がノードＮｂ３に接続されるｎチャネルＭＯＳトランジ
スタ１１を含む。
ドＮｂ１との間に接続される抵抗素子３９と、電源ノー
ドＥＶとノードＮｂ２との間に接続され、かつそのゲー
トがノードＮｂ１に接続されるｐチャネルＭＯＳトラン
ジスタ１と、ノードＮｂ１とノードＮｂ３との間に接続
され、かつそのゲートがノードＮｂ２に接続されるｐチ
ャネルＭＯＳトランジスタ２と、ノードＮｂ２と接地ノ
ードとの間に接続されかつそのゲートがノードＮｂ３に
接続されるｎチャネルＭＯＳトランジスタ１０と、ノー
ドＮｂ３と接地ノードとの間に接続されかつそのゲート
がノードＮｂ３に接続されるｎチャネルＭＯＳトランジ
スタ１１を含む。
【００７２】ＭＯＳトランジスタ１０および１１はカレ
ントミラー回路を構成し、同じ大きさの電流の流れを生
じさせる。ＭＯＳトランジスタ１の電流駆動力は比較的
大きくされる。抵抗素子３９の抵抗値を十分大きくする
と、電源ノードＥＶから接地ノードへ抵抗素子３９なら
びにＭＯＳトランジスタ２および１１を介して流れる電
流の大きさは十分小さくできる。ＭＯＳトランジスタ１
０および１１で構成されるカレントミラー回路の作用に
より、ＭＯＳトランジスタ１を介して流れる電流もまた
十分小さくされる。この状態においては、ＭＯＳトラン
ジスタ１のゲート−ソース間電圧は、ＭＯＳトランジス
タ１のしきい値電圧Ｖｔｈｐに等しくなる。
ントミラー回路を構成し、同じ大きさの電流の流れを生
じさせる。ＭＯＳトランジスタ１の電流駆動力は比較的
大きくされる。抵抗素子３９の抵抗値を十分大きくする
と、電源ノードＥＶから接地ノードへ抵抗素子３９なら
びにＭＯＳトランジスタ２および１１を介して流れる電
流の大きさは十分小さくできる。ＭＯＳトランジスタ１
０および１１で構成されるカレントミラー回路の作用に
より、ＭＯＳトランジスタ１を介して流れる電流もまた
十分小さくされる。この状態においては、ＭＯＳトラン
ジスタ１のゲート−ソース間電圧は、ＭＯＳトランジス
タ１のしきい値電圧Ｖｔｈｐに等しくなる。
【００７３】ＭＯＳトランジスタ１を介して流れる電流
が大きくなると、ノードＮｂ２の電位が上昇し、ＭＯＳ
トランジスタ２のコンダクタンスが低下し、抵抗素子３
９を介して流れる電流を小さくし、応じてノードＮｂ１
の電位を上昇させる。これにより、ＭＯＳトランジスタ
１を介して流れる電流が減少する。逆に、ＭＯＳトラン
ジスタ１を介して流れる電流が小さくなると、ノードＮ
ｂ２の電位が低下し、ＭＯＳトランジスタ２のコンダク
タンスが大きくなり、抵抗素子３９を介して流れる電流
が大きくなり、応じてノードＮｂ１の電位が低下する。
この結果、ＭＯＳトランジスタ１のコンダクタンスが大
きくなり、ＭＯＳトランジスタ１を介して流れる電流が
大きくされる。
が大きくなると、ノードＮｂ２の電位が上昇し、ＭＯＳ
トランジスタ２のコンダクタンスが低下し、抵抗素子３
９を介して流れる電流を小さくし、応じてノードＮｂ１
の電位を上昇させる。これにより、ＭＯＳトランジスタ
１を介して流れる電流が減少する。逆に、ＭＯＳトラン
ジスタ１を介して流れる電流が小さくなると、ノードＮ
ｂ２の電位が低下し、ＭＯＳトランジスタ２のコンダク
タンスが大きくなり、抵抗素子３９を介して流れる電流
が大きくなり、応じてノードＮｂ１の電位が低下する。
この結果、ＭＯＳトランジスタ１のコンダクタンスが大
きくなり、ＭＯＳトランジスタ１を介して流れる電流が
大きくされる。
【００７４】このＭＯＳトランジスタ２のフィードバッ
ク制御により、常時、抵抗素子３９およびＭＯＳトラン
ジスタ１を介して流れる電流は等しくされる。この状態
において、抵抗素子３９の抵抗値をＲ１とすると、抵抗
素子３９を介して流れる電流量は、電源ノードＥＶへ印
加される電源電圧Ｖｃｃの値にかかわらず、｜Ｖｔｈｐ
｜／Ｒ１の一定値となる。
ク制御により、常時、抵抗素子３９およびＭＯＳトラン
ジスタ１を介して流れる電流は等しくされる。この状態
において、抵抗素子３９の抵抗値をＲ１とすると、抵抗
素子３９を介して流れる電流量は、電源ノードＥＶへ印
加される電源電圧Ｖｃｃの値にかかわらず、｜Ｖｔｈｐ
｜／Ｒ１の一定値となる。
【００７５】基準電位発生回路２０３は、この定電流源
２０２から供給される定電流Ｉｒを利用して一定の基準
電位Ｖｒｅｆを生成する。基準電位発生回路２０３は、
電源ノードＥＶとノードＮｂ４の間に接続され、そのゲ
ートが定電流源２０２の出力ノードＮｂ１に接続される
ｐチャネルＭＯＳトランジスタ３と、ノードＮｂ４と接
地ノードとの間に接続される抵抗素子４０と、電源ノー
ドＥＶとノードＮｂ５との間に接続される抵抗素子４１
と、ノードＮｂ５と接地ノードとの間に接続され、その
ゲートがノードＮｂ３に接続されるｎチャネルＭＯＳト
ランジスタ１２と、ノードＮｂ４およびＮｂ５上の電位
と基準電位Ｖｒｅｆとを比較する差動増幅段２０３ａ
と、電源ノードＥＶとノードＮｂ８との間に接続され、
この差動増幅段２０３ａの出力信号をゲートに受けるｐ
チャネルＭＯＳトランジスタ６と、ノードＮｂ８と接地
ノードとの間に接続され、かつそのゲートが定電流源２
０２のノードＮｂ３に接続されるｎチャネルＭＯＳトラ
ンジスタ１７を含む。
２０２から供給される定電流Ｉｒを利用して一定の基準
電位Ｖｒｅｆを生成する。基準電位発生回路２０３は、
電源ノードＥＶとノードＮｂ４の間に接続され、そのゲ
ートが定電流源２０２の出力ノードＮｂ１に接続される
ｐチャネルＭＯＳトランジスタ３と、ノードＮｂ４と接
地ノードとの間に接続される抵抗素子４０と、電源ノー
ドＥＶとノードＮｂ５との間に接続される抵抗素子４１
と、ノードＮｂ５と接地ノードとの間に接続され、その
ゲートがノードＮｂ３に接続されるｎチャネルＭＯＳト
ランジスタ１２と、ノードＮｂ４およびＮｂ５上の電位
と基準電位Ｖｒｅｆとを比較する差動増幅段２０３ａ
と、電源ノードＥＶとノードＮｂ８との間に接続され、
この差動増幅段２０３ａの出力信号をゲートに受けるｐ
チャネルＭＯＳトランジスタ６と、ノードＮｂ８と接地
ノードとの間に接続され、かつそのゲートが定電流源２
０２のノードＮｂ３に接続されるｎチャネルＭＯＳトラ
ンジスタ１７を含む。
【００７６】差動増幅段２０３ａは、電源ノードＥＶと
ノードＮｂ６との間に接続され、そのゲートがノードＮ
ｂ７に接続されるｐチャネルＭＯＳトランジスタ４と、
電源ノードＥＶとノードＮｂ７の間に接続されかつその
ゲートがノードＮｂ７に接続されるｐチャネルＭＯＳト
ランジスタ５と、ノードＮｂ６とノードＮｂ９との間に
接続され、そのゲートがノードＮｂ４に接続されるｎチ
ャネルＭＯＳトランジスタ１３と、ノードＮｂ６とノー
ドＮｂ９との間に接続され、かつゲートがノードＮｂ５
に接続されるｎチャネルＭＯＳトランジスタ１４と、ノ
ードＮｂ７とノードＮｂ９との間に接続され、かつゲー
トがノードＮｂ８に接続されるｎチャネルＭＯＳトラン
ジスタ１５と、ノードＮｂ９と接地ノードとの間に接続
され、かつゲートがノードＮｂ３に接続されるｎチャネ
ルＭＯＳトランジスタ１６を含む。
ノードＮｂ６との間に接続され、そのゲートがノードＮ
ｂ７に接続されるｐチャネルＭＯＳトランジスタ４と、
電源ノードＥＶとノードＮｂ７の間に接続されかつその
ゲートがノードＮｂ７に接続されるｐチャネルＭＯＳト
ランジスタ５と、ノードＮｂ６とノードＮｂ９との間に
接続され、そのゲートがノードＮｂ４に接続されるｎチ
ャネルＭＯＳトランジスタ１３と、ノードＮｂ６とノー
ドＮｂ９との間に接続され、かつゲートがノードＮｂ５
に接続されるｎチャネルＭＯＳトランジスタ１４と、ノ
ードＮｂ７とノードＮｂ９との間に接続され、かつゲー
トがノードＮｂ８に接続されるｎチャネルＭＯＳトラン
ジスタ１５と、ノードＮｂ９と接地ノードとの間に接続
され、かつゲートがノードＮｂ３に接続されるｎチャネ
ルＭＯＳトランジスタ１６を含む。
【００７７】ＭＯＳトランジスタ１２、１６および１７
は、定電流源２０２に含まれるＭＯＳトランジスタ１１
とカレントミラー回路を構成し、それぞれ微小電流の流
れを生じさせる電流源として機能する。次に、この基準
電位発生回路２０３の動作について説明する。
は、定電流源２０２に含まれるＭＯＳトランジスタ１１
とカレントミラー回路を構成し、それぞれ微小電流の流
れを生じさせる電流源として機能する。次に、この基準
電位発生回路２０３の動作について説明する。
【００７８】ＭＯＳトランジスタ３は定電流源２０２に
おけるＭＯＳトランジスタ１とカレントミラー回路を構
成する。ＭＯＳトランジスタ１および３のミラー比をｍ
とすると、ＭＯＳトランジスタ３を介して流れる電流
は、ｍ・Ｉｒとなる。抵抗素子４０の抵抗値をＲ２とす
れば、ノードＮｂ４の電位は、接地電位を基準として、
ｍ・Ｉｒ・Ｒ２となる。このミラー比ｍおよび抵抗値Ｒ
２を適当に選択して、ノードＮｂ４上の電位Ｖｒｎを２
Ｖ程度に設定する。また、ＭＯＳトランジスタ１１およ
び１２のミラー比をｎとすると、ＭＯＳトランジスタ１
２を介して流れる電流は、ｎ・Ｉｒとなる。抵抗素子４
１の抵抗値をＲ３とすると、このノードＮｂ５上の電位
Ｖｒｂとして、Ｖｃｃ−ｎ・Ｉｒ・Ｒ３が得られる。こ
のミラー比ｎおよび抵抗値Ｒ３を適当に選択し、ノード
Ｎｂ５上の電位ＶｒｂをＶｃｃ−１又は２Ｖ程度に設定
する。上式から明らかなように、ノードＮｂ４上の電位
Ｖｒｎは、電源電圧Ｖｃｃにかかわらず一定値を有し、
また、ノードＮｂ５上の電位Ｖｒｂは、電源電圧Ｖｃｃ
に従って変化する。
おけるＭＯＳトランジスタ１とカレントミラー回路を構
成する。ＭＯＳトランジスタ１および３のミラー比をｍ
とすると、ＭＯＳトランジスタ３を介して流れる電流
は、ｍ・Ｉｒとなる。抵抗素子４０の抵抗値をＲ２とす
れば、ノードＮｂ４の電位は、接地電位を基準として、
ｍ・Ｉｒ・Ｒ２となる。このミラー比ｍおよび抵抗値Ｒ
２を適当に選択して、ノードＮｂ４上の電位Ｖｒｎを２
Ｖ程度に設定する。また、ＭＯＳトランジスタ１１およ
び１２のミラー比をｎとすると、ＭＯＳトランジスタ１
２を介して流れる電流は、ｎ・Ｉｒとなる。抵抗素子４
１の抵抗値をＲ３とすると、このノードＮｂ５上の電位
Ｖｒｂとして、Ｖｃｃ−ｎ・Ｉｒ・Ｒ３が得られる。こ
のミラー比ｎおよび抵抗値Ｒ３を適当に選択し、ノード
Ｎｂ５上の電位ＶｒｂをＶｃｃ−１又は２Ｖ程度に設定
する。上式から明らかなように、ノードＮｂ４上の電位
Ｖｒｎは、電源電圧Ｖｃｃにかかわらず一定値を有し、
また、ノードＮｂ５上の電位Ｖｒｂは、電源電圧Ｖｃｃ
に従って変化する。
【００７９】差動増幅段２０３ａにおいては、ＭＯＳト
ランジスタ４および５がカレントミラー回路を構成し、
電位ＶｒｎおよびＶｒｂの高いほうの電位と基準電位Ｖ
ｒｅｆとを比較する。基準電位Ｖｒｅｆが電位Ｖｒｎお
よびＶｒｂ両者よりも高い場合には、ＭＯＳトランジス
タ１５を介して大きな電流が流れ、ノードＮｂ６上の電
位が、カレントミラー回路４および５によるミラー電流
により上昇し、ＭＯＳトランジスタ６のコンダクタンス
が小さくなり、電源ノードＥＶからノードＮｂ８への供
給電流が小さくされる（または停止される）。ＭＯＳト
ランジスタ１７は、ＭＯＳトランジスタ１１とカレント
ミラー回路を構成しており、ＭＯＳトランジスタ６が完
全にオフ状態とされたときに、ノードＮｂ８が電気的に
フローティング状態とされるのを防止する機能を有し、
ノードＮｂ８から接地ノードへ微小電流を放電する。
ランジスタ４および５がカレントミラー回路を構成し、
電位ＶｒｎおよびＶｒｂの高いほうの電位と基準電位Ｖ
ｒｅｆとを比較する。基準電位Ｖｒｅｆが電位Ｖｒｎお
よびＶｒｂ両者よりも高い場合には、ＭＯＳトランジス
タ１５を介して大きな電流が流れ、ノードＮｂ６上の電
位が、カレントミラー回路４および５によるミラー電流
により上昇し、ＭＯＳトランジスタ６のコンダクタンス
が小さくなり、電源ノードＥＶからノードＮｂ８への供
給電流が小さくされる（または停止される）。ＭＯＳト
ランジスタ１７は、ＭＯＳトランジスタ１１とカレント
ミラー回路を構成しており、ＭＯＳトランジスタ６が完
全にオフ状態とされたときに、ノードＮｂ８が電気的に
フローティング状態とされるのを防止する機能を有し、
ノードＮｂ８から接地ノードへ微小電流を放電する。
【００８０】基準電位Ｖｒｅｆが、電位ＶｒｎおよびＶ
ｒｂの少なくとも一方よりも低い場合には、ＭＯＳトラ
ンジスタ１３または１４は、ＭＯＳトランジスタ４から
与えられるミラー電流（またはＭＯＳトランジスタ１５
を流れる電流）よりも大きな電流を放電する。したがっ
てノードＮｂ６の電位が低下し、ＭＯＳトランジスタ６
のコンダクタンスが大きくされ、ノードＮｂ８へ電源ノ
ードＥＶからより大きな電流を供給されて、内部電源Ｖ
ｉｎｔが上昇する。これにより、この基準電位発生回路
２０３からは、図４に示すような特性を有する基準電位
Ｖｒｅｆが出力される。
ｒｂの少なくとも一方よりも低い場合には、ＭＯＳトラ
ンジスタ１３または１４は、ＭＯＳトランジスタ４から
与えられるミラー電流（またはＭＯＳトランジスタ１５
を流れる電流）よりも大きな電流を放電する。したがっ
てノードＮｂ６の電位が低下し、ＭＯＳトランジスタ６
のコンダクタンスが大きくされ、ノードＮｂ８へ電源ノ
ードＥＶからより大きな電流を供給されて、内部電源Ｖ
ｉｎｔが上昇する。これにより、この基準電位発生回路
２０３からは、図４に示すような特性を有する基準電位
Ｖｒｅｆが出力される。
【００８１】図４において、横軸は、電源電圧Ｖｃｃの
電圧（Ｖ）を示し、縦軸に各電圧をＶで示す。図４にお
いては、内部高電圧Ｖｐｐおよび内部電源Ｖｉｎｔも併
せて示す。電源電圧Ｖｃｃが低い場合には、ノードＮｂ
１の電位が低く（抵抗素子３９は高抵抗素子である）、
ＭＯＳトランジスタ１を介して流れる電流は、電源電圧
Ｖｃｃに従って増加し、応じてノードＮｂ４上の電位Ｖ
ｒｎもその電源電圧Ｖｃｃの上昇に従って増加する。電
源電圧Ｖｃｃが｜Ｖｔｈｐ｜＋Ｖｔｈｎ以上となると、
ＭＯＳトランジスタ１１が導通しかつＭＯＳトランジス
タ１のゲート電位がＶｃｃ−｜Ｖｔｈｐ｜に維持され、
一定の電流Ｉｒが供給され、ノードＮｂ４上の電位Ｖｒ
ｎも一定とされる。
電圧（Ｖ）を示し、縦軸に各電圧をＶで示す。図４にお
いては、内部高電圧Ｖｐｐおよび内部電源Ｖｉｎｔも併
せて示す。電源電圧Ｖｃｃが低い場合には、ノードＮｂ
１の電位が低く（抵抗素子３９は高抵抗素子である）、
ＭＯＳトランジスタ１を介して流れる電流は、電源電圧
Ｖｃｃに従って増加し、応じてノードＮｂ４上の電位Ｖ
ｒｎもその電源電圧Ｖｃｃの上昇に従って増加する。電
源電圧Ｖｃｃが｜Ｖｔｈｐ｜＋Ｖｔｈｎ以上となると、
ＭＯＳトランジスタ１１が導通しかつＭＯＳトランジス
タ１のゲート電位がＶｃｃ−｜Ｖｔｈｐ｜に維持され、
一定の電流Ｉｒが供給され、ノードＮｂ４上の電位Ｖｒ
ｎも一定とされる。
【００８２】一方、ノードＮｂ５上の電位Ｖｒｂは、電
源電圧Ｖｃｃが投入されても、即座に上昇せず、ＭＯＳ
トランジスタ１２が電流を放電し、ノードＮｂ５上の電
位Ｖｒｂは、しばらく、ほぼ接地電圧レベルを維持す
る。電源電圧Ｖｃｃがｎ・Ｉｒ・Ｒ３以上になり、また
電流Ｉｒが一定値となると、ノードＮｂ５上の電位Ｖｒ
ｂは、電源電圧Ｖｃｃの上昇に従って上昇する。差動増
幅段２０３ａは、基準電位Ｖｒｅｆと電位Ｖｒｂおよび
Ｖｒｎの大きいほうの電位とを比較しているため、基準
電位Ｖｒｅｆは、電位ＶｒｂおよびＶｒｎの大きいほう
の電位に従って変化する。ここで、基準電位Ｖｒｅｆ
を、電源電圧Ｖｃｃが所定値（図４においては４Ｖ）以
上になると電源電圧Ｖｃｃに従って上昇させるのはバー
インテストなどの加速試験を行なうためである。
源電圧Ｖｃｃが投入されても、即座に上昇せず、ＭＯＳ
トランジスタ１２が電流を放電し、ノードＮｂ５上の電
位Ｖｒｂは、しばらく、ほぼ接地電圧レベルを維持す
る。電源電圧Ｖｃｃがｎ・Ｉｒ・Ｒ３以上になり、また
電流Ｉｒが一定値となると、ノードＮｂ５上の電位Ｖｒ
ｂは、電源電圧Ｖｃｃの上昇に従って上昇する。差動増
幅段２０３ａは、基準電位Ｖｒｅｆと電位Ｖｒｂおよび
Ｖｒｎの大きいほうの電位とを比較しているため、基準
電位Ｖｒｅｆは、電位ＶｒｂおよびＶｒｎの大きいほう
の電位に従って変化する。ここで、基準電位Ｖｒｅｆ
を、電源電圧Ｖｃｃが所定値（図４においては４Ｖ）以
上になると電源電圧Ｖｃｃに従って上昇させるのはバー
インテストなどの加速試験を行なうためである。
【００８３】なお、図２においては内部電源Ｖｉｎｔ２
を示している。この内部電源Ｖｉｎｔ２は、後に説明す
る出力回路部へ与えられる電圧であり、高速でデータを
読出すために用いられる電圧である。
を示している。この内部電源Ｖｉｎｔ２は、後に説明す
る出力回路部へ与えられる電圧であり、高速でデータを
読出すために用いられる電圧である。
【００８４】再び図３を参照して、内部高電圧発生回路
２０５は、内部高電圧Ｖｐｐが所定レベル以上にあるか
否かを検出するレベル検出回路２０６と、レベル検出回
路２０６の出力信号に応答して活性化される発振回路２
０７ａと、発振回路２０７ａの出力するクロック信号に
従ってチャージポンプ動作を行なってノードＮｂ１２へ
電荷を供給するチャージポンプ回路２０８ａと、ロウア
ドレスストローブ信号／ＲＡＳの活性化に応答してクロ
ックを発生するクロック発生回路２０７ｂと、このクロ
ック発生回路２０７ｂの出力信号に従ってチャージポン
プ動作を行なってノードＮｂ１２へ電荷を供給するチャ
ージポンプ回路２０８ｂを含む。
２０５は、内部高電圧Ｖｐｐが所定レベル以上にあるか
否かを検出するレベル検出回路２０６と、レベル検出回
路２０６の出力信号に応答して活性化される発振回路２
０７ａと、発振回路２０７ａの出力するクロック信号に
従ってチャージポンプ動作を行なってノードＮｂ１２へ
電荷を供給するチャージポンプ回路２０８ａと、ロウア
ドレスストローブ信号／ＲＡＳの活性化に応答してクロ
ックを発生するクロック発生回路２０７ｂと、このクロ
ック発生回路２０７ｂの出力信号に従ってチャージポン
プ動作を行なってノードＮｂ１２へ電荷を供給するチャ
ージポンプ回路２０８ｂを含む。
【００８５】レベル検出回路２０６は、ノードＮｂ１２
上の内部高電圧Ｖｐｐを受けるダイオード接続されたｐ
チャネルＭＯＳトランジスタ７と、ＭＯＳトランジスタ
７とノード２０６ｘとの間に出力され、そのゲートに基
準電位Ｖｒｅｆを受けるｐチャネルＭＯＳトランジスタ
８と、電源ノードＥＶとノードＮｂ１０との間に接続さ
れ、かつそのゲートがノード２０６ｘに接続されるｐチ
ャネルＭＯＳトランジスタ９と、ノード２０６ｘと接地
ノードとの間に接続されかつそのゲートがノードＮｂ３
に接続されるｎチャネルＭＯＳトランジスタ１８と、ノ
ードＮｂ１０と接地ノードとの間に直列に接続されるｎ
チャネルＭＯＳトランジスタ１９および２０を含む。Ｍ
ＯＳトランジスタ１９のゲートは、ノード２０６ｘに接
続される。ＭＯＳトランジスタ１８および２０は、ＭＯ
Ｓトランジスタ１１とカレントミラー回路を構成し、電
流源として機能する。
上の内部高電圧Ｖｐｐを受けるダイオード接続されたｐ
チャネルＭＯＳトランジスタ７と、ＭＯＳトランジスタ
７とノード２０６ｘとの間に出力され、そのゲートに基
準電位Ｖｒｅｆを受けるｐチャネルＭＯＳトランジスタ
８と、電源ノードＥＶとノードＮｂ１０との間に接続さ
れ、かつそのゲートがノード２０６ｘに接続されるｐチ
ャネルＭＯＳトランジスタ９と、ノード２０６ｘと接地
ノードとの間に接続されかつそのゲートがノードＮｂ３
に接続されるｎチャネルＭＯＳトランジスタ１８と、ノ
ードＮｂ１０と接地ノードとの間に直列に接続されるｎ
チャネルＭＯＳトランジスタ１９および２０を含む。Ｍ
ＯＳトランジスタ１９のゲートは、ノード２０６ｘに接
続される。ＭＯＳトランジスタ１８および２０は、ＭＯ
Ｓトランジスタ１１とカレントミラー回路を構成し、電
流源として機能する。
【００８６】発振回路２０７ａは、ノードＮｂ１０に接
続される一方入力を有するＮＡＮＤ回路３７と、ＮＡＮ
Ｄ回路３７の出力信号を受ける、縦続接続された２段の
インバータ３３および３４を含む。インバータ３４の出
力信号は、ＮＡＮＤ回路３７の他方入力へフィードバッ
クされる。ノードＮｂ１０上の電位がＨレベル（電源電
圧Ｖｃｃレベル）のとき、ＮＡＮＤ回路３７がインバー
タとして機能し、この発振回路２０７ａは、３段のイン
バータで構成されるリングオシレータとして動作し、所
定の周期を有しかつ電源電圧Ｖｃｃの振幅を有するクロ
ック信号を出力する。ノードＮｂ１０上の電位がＬレベ
ルの場合（接地電圧レベル）のときには、ＮＡＮＤ回路
３７の出力はＨレベルに固定され、その発振動作は停止
される。
続される一方入力を有するＮＡＮＤ回路３７と、ＮＡＮ
Ｄ回路３７の出力信号を受ける、縦続接続された２段の
インバータ３３および３４を含む。インバータ３４の出
力信号は、ＮＡＮＤ回路３７の他方入力へフィードバッ
クされる。ノードＮｂ１０上の電位がＨレベル（電源電
圧Ｖｃｃレベル）のとき、ＮＡＮＤ回路３７がインバー
タとして機能し、この発振回路２０７ａは、３段のイン
バータで構成されるリングオシレータとして動作し、所
定の周期を有しかつ電源電圧Ｖｃｃの振幅を有するクロ
ック信号を出力する。ノードＮｂ１０上の電位がＬレベ
ルの場合（接地電圧レベル）のときには、ＮＡＮＤ回路
３７の出力はＨレベルに固定され、その発振動作は停止
される。
【００８７】チャージポンプ回路２０８ａは、ノードＮ
ｂ１１へ与えられる発振器回路２０７ａからのクロック
信号を受けるインバータ３５と、インバータ３５の出力
信号に従ってチャージポンプ動作を行なうチャージポン
プキャパシタ４３と、キャパシタ４３から伝達された電
荷をノードＮｂ１２へ伝達するダイオード接続されたｎ
チャネルＭＯＳトランジスタ２３と、電源ノード２２と
ＭＯＳトランジスタ２３のゲートおよびドレインとの間
に接続されるｎチャネルＭＯＳトランジスタ２２と、電
源ノードＥＶとＭＯＳトランジスタ２２のゲートの間に
接続されるダイオード接続されたｎチャネルＭＯＳトラ
ンジスタ２１と、ノードＮｂ１１上の信号電位に従って
電荷をＭＯＳトランジスタ２２のゲートへ供給するチャ
ージポンプキャパシタ４２を含む。
ｂ１１へ与えられる発振器回路２０７ａからのクロック
信号を受けるインバータ３５と、インバータ３５の出力
信号に従ってチャージポンプ動作を行なうチャージポン
プキャパシタ４３と、キャパシタ４３から伝達された電
荷をノードＮｂ１２へ伝達するダイオード接続されたｎ
チャネルＭＯＳトランジスタ２３と、電源ノード２２と
ＭＯＳトランジスタ２３のゲートおよびドレインとの間
に接続されるｎチャネルＭＯＳトランジスタ２２と、電
源ノードＥＶとＭＯＳトランジスタ２２のゲートの間に
接続されるダイオード接続されたｎチャネルＭＯＳトラ
ンジスタ２１と、ノードＮｂ１１上の信号電位に従って
電荷をＭＯＳトランジスタ２２のゲートへ供給するチャ
ージポンプキャパシタ４２を含む。
【００８８】ＭＯＳトランジスタ２１は、ＭＯＳトラン
ジスタ２２のゲート電位をＶｃｃ−Ｖｔｈｎにクランプ
する。ＭＯＳトランジスタ２２は、ＭＯＳトランジスタ
２３のゲートおよびドレイン電位をＶｃｃレベルにプリ
チャージする。クロック発生回路２０７ｂは、ロウアド
レスストローブ信号／ＲＡＳを受けるインバータ３２
と、ノードＮｂ１０上の信号とインバータ３２の出力信
号とを受けるＮＡＮＤ回路３８とを含む。
ジスタ２２のゲート電位をＶｃｃ−Ｖｔｈｎにクランプ
する。ＭＯＳトランジスタ２２は、ＭＯＳトランジスタ
２３のゲートおよびドレイン電位をＶｃｃレベルにプリ
チャージする。クロック発生回路２０７ｂは、ロウアド
レスストローブ信号／ＲＡＳを受けるインバータ３２
と、ノードＮｂ１０上の信号とインバータ３２の出力信
号とを受けるＮＡＮＤ回路３８とを含む。
【００８９】チャージポンプ回路２０８ｂは、チャージ
ポンプ回路２０８ａと同様の構成を備え、ノードＮｂ１
３上の電位を受けるインバータ３６と、インバータ３６
の出力信号に従ってチャージポンプ動作を行なうキャパ
シタ４５と、キャパシタ４５から供給される電荷をノー
ドＮｂ１２に伝達するダイオード接続されたｎチャネル
ＭＯＳトランジスタ２６と、ノードＮｂ１３上の電位に
従ってチャージポンプ動作を行なうキャパシタ４４と、
電源ノードＥＶとＭＯＳトランジスタ２６のゲートおよ
びドレインとの間に接続されかつそのゲートにキャパシ
タ４４からの電荷を受けるｎチャネルＭＯＳトランジス
タ２５と、電源ノードＥＶとＭＯＳトランジスタ２５の
ゲートとの間に接続されるダイオード接続されたｎチャ
ネルＭＯＳトランジスタ２４とを含む。次に、この内部
高電圧発生回路２０５の動作について説明する。
ポンプ回路２０８ａと同様の構成を備え、ノードＮｂ１
３上の電位を受けるインバータ３６と、インバータ３６
の出力信号に従ってチャージポンプ動作を行なうキャパ
シタ４５と、キャパシタ４５から供給される電荷をノー
ドＮｂ１２に伝達するダイオード接続されたｎチャネル
ＭＯＳトランジスタ２６と、ノードＮｂ１３上の電位に
従ってチャージポンプ動作を行なうキャパシタ４４と、
電源ノードＥＶとＭＯＳトランジスタ２６のゲートおよ
びドレインとの間に接続されかつそのゲートにキャパシ
タ４４からの電荷を受けるｎチャネルＭＯＳトランジス
タ２５と、電源ノードＥＶとＭＯＳトランジスタ２５の
ゲートとの間に接続されるダイオード接続されたｎチャ
ネルＭＯＳトランジスタ２４とを含む。次に、この内部
高電圧発生回路２０５の動作について説明する。
【００９０】レベル検出回路２０６において、ＭＯＳト
ランジスタ１８は微小電流を供給する。ＭＯＳトランジ
スタ８は、そのソース−ゲート電圧が、しきい値電圧Ｖ
ｔｈｐの絶対値以上となると導通する。ＭＯＳトランジ
スタ７は、ＭＯＳトランジスタ１８の電流制限機能によ
り、ダイオードモードで動作し、ノードＮｂ１２上の内
部高電圧Ｖｐｐをそのしきい値電圧の絶対値分低下させ
て伝達する。したがって、ノードＮｂ１２上の電位すな
わち内部高電圧ＶｐｐがＶｒｅｆ＋２｜Ｖｔｈｐ｜以上
となると、ＭＯＳトランジスタ７および８がともに導通
し、ノード２０６ｘの電位はＨレベルとなる。ＭＯＳト
ランジスタ９，１９および２０は、インバータとして動
作しており、ノード２０６ｘ上に与えられるＨレベル
（基準電位Ｖｒｅｆの電位レベル以上の電圧）を反転
し、接地電圧レベルの信号をノードＮｂ１０へ伝達す
る。この状態においては、ＮＡＮＤ回路３７および３８
の出力信号はＨレベルに固定され、チャージポンプ回路
２０８ａおよび２０８ｂのチャージポンプ動作は停止さ
れる。
ランジスタ１８は微小電流を供給する。ＭＯＳトランジ
スタ８は、そのソース−ゲート電圧が、しきい値電圧Ｖ
ｔｈｐの絶対値以上となると導通する。ＭＯＳトランジ
スタ７は、ＭＯＳトランジスタ１８の電流制限機能によ
り、ダイオードモードで動作し、ノードＮｂ１２上の内
部高電圧Ｖｐｐをそのしきい値電圧の絶対値分低下させ
て伝達する。したがって、ノードＮｂ１２上の電位すな
わち内部高電圧ＶｐｐがＶｒｅｆ＋２｜Ｖｔｈｐ｜以上
となると、ＭＯＳトランジスタ７および８がともに導通
し、ノード２０６ｘの電位はＨレベルとなる。ＭＯＳト
ランジスタ９，１９および２０は、インバータとして動
作しており、ノード２０６ｘ上に与えられるＨレベル
（基準電位Ｖｒｅｆの電位レベル以上の電圧）を反転
し、接地電圧レベルの信号をノードＮｂ１０へ伝達す
る。この状態においては、ＮＡＮＤ回路３７および３８
の出力信号はＨレベルに固定され、チャージポンプ回路
２０８ａおよび２０８ｂのチャージポンプ動作は停止さ
れる。
【００９１】一方、内部高電圧ＶｐｐがＶｒｅｆ＋２｜
Ｖｐｈｐ｜よりも低い場合には、ＭＯＳトランジスタ７
および８の少なくとも一方がオフ状態であり、ノード２
０６ｘは、ＭＯＳトランジスタ１８により放電され、Ｌ
レベルとなる。これにより、ノードＮｂ１０上の電位が
電源電圧ＶｃｃレベルのＨレベルとなり、ＮＡＮＤ回路
３７および３８がインバータとして機能する。発振回路
２０７ａが発振動作をし、ノードＮｂ１１の電位がこの
発振回路２０７ａからの出力信号に従って電源電圧Ｖｃ
ｃと接地電位との間で変化する。ノードＮｂ１１の電位
が立上がると、ＭＯＳトランジスタ２２の電位は２・Ｖ
ｃｃ−Ｖｔｈレベルに上昇し、ＭＯＳトランジスタ２２
が電源電圧ＶｃｃをＭＯＳトランジスタ２３のゲートお
よびドレインへ供給する。
Ｖｐｈｐ｜よりも低い場合には、ＭＯＳトランジスタ７
および８の少なくとも一方がオフ状態であり、ノード２
０６ｘは、ＭＯＳトランジスタ１８により放電され、Ｌ
レベルとなる。これにより、ノードＮｂ１０上の電位が
電源電圧ＶｃｃレベルのＨレベルとなり、ＮＡＮＤ回路
３７および３８がインバータとして機能する。発振回路
２０７ａが発振動作をし、ノードＮｂ１１の電位がこの
発振回路２０７ａからの出力信号に従って電源電圧Ｖｃ
ｃと接地電位との間で変化する。ノードＮｂ１１の電位
が立上がると、ＭＯＳトランジスタ２２の電位は２・Ｖ
ｃｃ−Ｖｔｈレベルに上昇し、ＭＯＳトランジスタ２２
が電源電圧ＶｃｃをＭＯＳトランジスタ２３のゲートお
よびドレインへ供給する。
【００９２】ノードＮｂ１１の電位がＬレベルに立下が
ると、ＭＯＳトランジスタ２２のゲート電位は、ＭＯＳ
トランジスタ２１によりＶｃｃ−Ｖｔｈｎにクランプさ
れ、ＭＯＳトランジスタ２２はオフ状態とされる。一
方、インバータ３５の出力信号がＨレベルに立上がり、
キャパシタ４３のチャージポンプ動作により、ＭＯＳト
ランジスタ２３のゲートおよびドレインの電圧が２・Ｖ
ｃｃレベルに上昇し、ノードＮｂ１２へ電荷を供給す
る。これにより、内部高電圧Ｖｐｐの電位レベルが上昇
する。
ると、ＭＯＳトランジスタ２２のゲート電位は、ＭＯＳ
トランジスタ２１によりＶｃｃ−Ｖｔｈｎにクランプさ
れ、ＭＯＳトランジスタ２２はオフ状態とされる。一
方、インバータ３５の出力信号がＨレベルに立上がり、
キャパシタ４３のチャージポンプ動作により、ＭＯＳト
ランジスタ２３のゲートおよびドレインの電圧が２・Ｖ
ｃｃレベルに上昇し、ノードＮｂ１２へ電荷を供給す
る。これにより、内部高電圧Ｖｐｐの電位レベルが上昇
する。
【００９３】スタンバイサイクルにおいては、ロウアド
レスストローブ信号／ＲＡＳはＨレベルであり、ＮＡＮ
Ｄ回路３８の出力信号はＨレベルとされる。応じて、イ
ンバータ３６の出力信号はＬレベルであり、ＭＯＳトラ
ンジスタ２６のゲートおよびドレインは、ＭＯＳトラン
ジスタ２５を介して電源電圧Ｖｃｃレベルにプリチャー
ジされる。ＭＯＳトランジスタ２６は、Ｖｃｃ−Ｖｐｐ
＞Ｖｔｈｎのときのみ導通するため、この状態において
は非導通状態を維持する。ロウアドレスストローブ信号
／ＲＡＳがＬレベルとされると、ＮＡＮＤ回路３８の出
力信号がＬレベルに立下がり、応じてインバータ３６の
出力信号がＨレベルに立上がる。これに応答して、キャ
パシタ４５のチャージポンプ動作により、ＭＯＳトラン
ジスタ２６のゲートおよびドレインの電位が２・Ｖｃｃ
レベルに上昇し、ＭＯＳトランジスタ２６がノードＮｂ
１２へ電荷を供給する。
レスストローブ信号／ＲＡＳはＨレベルであり、ＮＡＮ
Ｄ回路３８の出力信号はＨレベルとされる。応じて、イ
ンバータ３６の出力信号はＬレベルであり、ＭＯＳトラ
ンジスタ２６のゲートおよびドレインは、ＭＯＳトラン
ジスタ２５を介して電源電圧Ｖｃｃレベルにプリチャー
ジされる。ＭＯＳトランジスタ２６は、Ｖｃｃ−Ｖｐｐ
＞Ｖｔｈｎのときのみ導通するため、この状態において
は非導通状態を維持する。ロウアドレスストローブ信号
／ＲＡＳがＬレベルとされると、ＮＡＮＤ回路３８の出
力信号がＬレベルに立下がり、応じてインバータ３６の
出力信号がＨレベルに立上がる。これに応答して、キャ
パシタ４５のチャージポンプ動作により、ＭＯＳトラン
ジスタ２６のゲートおよびドレインの電位が２・Ｖｃｃ
レベルに上昇し、ＭＯＳトランジスタ２６がノードＮｂ
１２へ電荷を供給する。
【００９４】常時動作するチャージポンプ回路２０８ａ
の電荷供給力は比較的小さくされ、消費電力低減が図ら
れる。ロウアドレスストローブ信号／ＲＡＳがＬレベル
とされ、内部回路が動作する場合、この内部高電圧Ｖｐ
ｐが消費される。この内部高電圧Ｖｐｐの消費による電
位低下を補償するために比較的電荷の供給力の大きなチ
ャージポンプ回路２０８ｂが作動状態とされる。すなわ
ち、このチャージポンプ回路２０８ｂは、ロウアドレス
ストローブ信号／ＲＡＳをクロック信号としてチャージ
ポンプ動作を行なう。これにより、内部回路動作時の内
部高電圧Ｖｐｐの電位低下の抑制が図られる。
の電荷供給力は比較的小さくされ、消費電力低減が図ら
れる。ロウアドレスストローブ信号／ＲＡＳがＬレベル
とされ、内部回路が動作する場合、この内部高電圧Ｖｐ
ｐが消費される。この内部高電圧Ｖｐｐの消費による電
位低下を補償するために比較的電荷の供給力の大きなチ
ャージポンプ回路２０８ｂが作動状態とされる。すなわ
ち、このチャージポンプ回路２０８ｂは、ロウアドレス
ストローブ信号／ＲＡＳをクロック信号としてチャージ
ポンプ動作を行なう。これにより、内部回路動作時の内
部高電圧Ｖｐｐの電位低下の抑制が図られる。
【００９５】レベル検出回路２０６の機能により、内部
高電圧Ｖｐｐの電圧レベルは、したがってＶｒｅｆ＋２
｜Ｖｔｈｐ｜の電圧レベルに保持される。
高電圧Ｖｐｐの電圧レベルは、したがってＶｒｅｆ＋２
｜Ｖｔｈｐ｜の電圧レベルに保持される。
【００９６】内部電源発生回路５５０は、内部高電圧出
力ノードＮｂ１２に結合される内部高電圧印加ノードＰ
ＶとノードＮＡとの間に接続されるダイオード接続され
たｎチャネルＭＯＳトランジスタ２７と、ノードＮＡと
接地ノードとの間に直列に接続されるｎチャネルＭＯＳ
トランジスタ２８および２９と、電源ノードＥＶと内部
電源出力ノードＮＣとの間に接続されかつそのゲートが
ノードＮＡに接続されるｎチャネルＭＯＳトランジスタ
３０と、内部回路動作指示信号φＥを受けるインバータ
３１と、インバータ３１の出力信号に従ってチャージポ
ンプ動作を行ない、電荷をノードＮＡへ供給するチャー
ジポンプキャパシタ４６を含む。インバータ３１は、内
部電源ノードＩＶに与えられる内部電源Ｖｉｎｔを一方
動作電源電圧として動作する。この内部回路動作指示信
号φＥは、ＭＯＳトランジスタ２８のゲートへも与えら
れる。
力ノードＮｂ１２に結合される内部高電圧印加ノードＰ
ＶとノードＮＡとの間に接続されるダイオード接続され
たｎチャネルＭＯＳトランジスタ２７と、ノードＮＡと
接地ノードとの間に直列に接続されるｎチャネルＭＯＳ
トランジスタ２８および２９と、電源ノードＥＶと内部
電源出力ノードＮＣとの間に接続されかつそのゲートが
ノードＮＡに接続されるｎチャネルＭＯＳトランジスタ
３０と、内部回路動作指示信号φＥを受けるインバータ
３１と、インバータ３１の出力信号に従ってチャージポ
ンプ動作を行ない、電荷をノードＮＡへ供給するチャー
ジポンプキャパシタ４６を含む。インバータ３１は、内
部電源ノードＩＶに与えられる内部電源Ｖｉｎｔを一方
動作電源電圧として動作する。この内部回路動作指示信
号φＥは、ＭＯＳトランジスタ２８のゲートへも与えら
れる。
【００９７】ＭＯＳトランジスタ２９はそのゲートが定
電流源２０２のノードＮｂ３に接続され、ＭＯＳトラン
ジスタ１１とカレントミラー回路を構成し、微小電流を
供給する電流源として機能する。この微小電流を供給す
る定電流源トランジスタ２９により、ＭＯＳトランジス
タ２７がダイオードモードで動作し、内部高電圧供給ノ
ードＰＶ上に伝達される内部高電圧Ｖｐｐをそのしきい
値電圧Ｖｔｈｎ分低下させてノードＮＡに伝達する。Ｍ
ＯＳトランジスタ３０は、ソースフォロアモードで動作
し、内部電源ノードＮＣへ、Ｖｐｐ−Ｖｔｈｎ（２７）
−Ｖｔｈｎ（３０）のレベルの内部電源Ｖｉｎｔを供給
する。Ｖｔｈｎ（２７），Ｖｔｈｎ（３０）はＭＯＳト
ランジスタ２７，３０のしきい値電圧を示す。ここで、
Ｖｃｃ＞Ｖｐｐ−Ｖｔｈｎである（内部高電圧発生回路
において（Ｖｃｃ−Ｖｔｈｎ＞Ｖｐｐの関係が満たされ
ている（ＭＯＳトランジスタ２３および２６はそうでな
ければオフ状態とならない））。
電流源２０２のノードＮｂ３に接続され、ＭＯＳトラン
ジスタ１１とカレントミラー回路を構成し、微小電流を
供給する電流源として機能する。この微小電流を供給す
る定電流源トランジスタ２９により、ＭＯＳトランジス
タ２７がダイオードモードで動作し、内部高電圧供給ノ
ードＰＶ上に伝達される内部高電圧Ｖｐｐをそのしきい
値電圧Ｖｔｈｎ分低下させてノードＮＡに伝達する。Ｍ
ＯＳトランジスタ３０は、ソースフォロアモードで動作
し、内部電源ノードＮＣへ、Ｖｐｐ−Ｖｔｈｎ（２７）
−Ｖｔｈｎ（３０）のレベルの内部電源Ｖｉｎｔを供給
する。Ｖｔｈｎ（２７），Ｖｔｈｎ（３０）はＭＯＳト
ランジスタ２７，３０のしきい値電圧を示す。ここで、
Ｖｃｃ＞Ｖｐｐ−Ｖｔｈｎである（内部高電圧発生回路
において（Ｖｃｃ−Ｖｔｈｎ＞Ｖｐｐの関係が満たされ
ている（ＭＯＳトランジスタ２３および２６はそうでな
ければオフ状態とならない））。
【００９８】今、ｎチャネルＭＯＳトランジスタのしき
い値電圧ＶｔｈｎとｐチャネルＭＯＳトランジスタのし
きい値電圧の｜Ｖｔｈｐ｜が全てほぼ等しいとすると、
Ｖｉｎｔ＝Ｖｐｐ−２・Ｖｔｈｎ＝Ｖｒｅｆとなる。し
たがって、基準電位Ｖｒｅｆの電位レベルに等しい電圧
レベルの内部電源Ｖｉｎｔを出力することができる。
い値電圧ＶｔｈｎとｐチャネルＭＯＳトランジスタのし
きい値電圧の｜Ｖｔｈｐ｜が全てほぼ等しいとすると、
Ｖｉｎｔ＝Ｖｐｐ−２・Ｖｔｈｎ＝Ｖｒｅｆとなる。し
たがって、基準電位Ｖｒｅｆの電位レベルに等しい電圧
レベルの内部電源Ｖｉｎｔを出力することができる。
【００９９】基準電位発生回路２０３に含まれる差動比
較段２０３ａは、高速応答性は要求されないため（基準
電位Ｖｒｅｆは内部高電圧発生回路レベル検出回路２０
６に含まれるＭＯＳトランジスタ８のゲートへ与えられ
ているだけである）、これらの外部の消費電流を十分小
さくすることができる。また内部電源発生回路５５０に
おいても、ノードＮＡの電位を定電圧レベルに保持する
ことが必要とされるだけである。ＭＯＳトランジスタ２
９は、ＭＯＳトランジスタ２７から微小電流を引抜き、
このノードＮＡが電気的にフローティング状態となり、
ノードＮＡの電位が浮上がる（チャージアップ）のを防
止する機能を備える。したがってＭＯＳトランジスタ２
９を介して流れる微小電流が消費されるだけであり、こ
の内部電源発生回路５５０の消費電流は極めて小さいた
め、低消費電流で安定に内部電源Ｖｉｎｔを発生するこ
とができる。
較段２０３ａは、高速応答性は要求されないため（基準
電位Ｖｒｅｆは内部高電圧発生回路レベル検出回路２０
６に含まれるＭＯＳトランジスタ８のゲートへ与えられ
ているだけである）、これらの外部の消費電流を十分小
さくすることができる。また内部電源発生回路５５０に
おいても、ノードＮＡの電位を定電圧レベルに保持する
ことが必要とされるだけである。ＭＯＳトランジスタ２
９は、ＭＯＳトランジスタ２７から微小電流を引抜き、
このノードＮＡが電気的にフローティング状態となり、
ノードＮＡの電位が浮上がる（チャージアップ）のを防
止する機能を備える。したがってＭＯＳトランジスタ２
９を介して流れる微小電流が消費されるだけであり、こ
の内部電源発生回路５５０の消費電流は極めて小さいた
め、低消費電流で安定に内部電源Ｖｉｎｔを発生するこ
とができる。
【０１００】この内部電源Ｖｉｎｔを消費する内部回路
が急速に動作して大きな消費電流を使用する場合、この
内部電源Ｖｉｎｔが急速に低下する。この場合、大きな
電流がＭＯＳトランジスタ３０を介して内部電源ノード
ＮＣへ流れるため、ＭＯＳトランジスタ３０のチャネル
抵抗により、内部電源Ｖｉｎｔの電位レベルが所望の電
圧レベルより低下することが考えられる。このため、内
部回路が動作するとき、チャージポンプキャパシタ４６
により、内部ノードＮＡの電位を上昇させ、ＭＯＳトラ
ンジスタ３０のコンダクタンスを十分大きくしてチャネ
ル抵抗を低下させる。これにより内部電源Ｖｉｎｔが必
要レベル（基準電位Ｖｒｅｆの電位レベル）よりも低下
するのを防止する。この動作について次に図５を参照し
て説明する。
が急速に動作して大きな消費電流を使用する場合、この
内部電源Ｖｉｎｔが急速に低下する。この場合、大きな
電流がＭＯＳトランジスタ３０を介して内部電源ノード
ＮＣへ流れるため、ＭＯＳトランジスタ３０のチャネル
抵抗により、内部電源Ｖｉｎｔの電位レベルが所望の電
圧レベルより低下することが考えられる。このため、内
部回路が動作するとき、チャージポンプキャパシタ４６
により、内部ノードＮＡの電位を上昇させ、ＭＯＳトラ
ンジスタ３０のコンダクタンスを十分大きくしてチャネ
ル抵抗を低下させる。これにより内部電源Ｖｉｎｔが必
要レベル（基準電位Ｖｒｅｆの電位レベル）よりも低下
するのを防止する。この動作について次に図５を参照し
て説明する。
【０１０１】内部回路動作指示信号φＥがＨレベル（内
部電源Ｖｉｎｔレベル）のとき、内部回路は動作してい
ないため、内部電源Ｖｉｎｔは消費されないかまたはご
く極めて少量消費される（リーク電流など）。この状態
においては、ＭＯＳトランジスタ２８がオン状態であ
り、インバータ３１の出力信号はＬレベルであり、ノー
ドＮＡは、ＭＯＳトランジスタ２７により、所定電位レ
ベルにクランプされている。
部電源Ｖｉｎｔレベル）のとき、内部回路は動作してい
ないため、内部電源Ｖｉｎｔは消費されないかまたはご
く極めて少量消費される（リーク電流など）。この状態
においては、ＭＯＳトランジスタ２８がオン状態であ
り、インバータ３１の出力信号はＬレベルであり、ノー
ドＮＡは、ＭＯＳトランジスタ２７により、所定電位レ
ベルにクランプされている。
【０１０２】内部回路が動作するとき、内部回路動作指
示信号φＥが所定期間Ｌレベルとされ、ＭＯＳトランジ
スタ２８がオフ状態とされる。この信号φＥの降下に応
答して、インバータ３１の出力信号がＨレベルに立上が
り、チャージポンプキャパシタ４６のチャージポンプ動
作により、ノードＮＡの電位が上昇する。この内部ノー
ドＮＡの電位が上昇すると、ＭＯＳトランジスタ２７が
オフ状態とされるため、電荷の流出経路は存在せず、ノ
ードＮＡの電位が確実に上昇する。このノードＮＡの電
位上昇により、ＭＯＳトランジスタ３０のコンダクタン
スが大きくされ、そのチャネル抵抗が小さくなる。これ
により、大きな電流が電源ノードＥＶから内部電源ノー
ドＮＣへほとんど電圧降下を伴うことなく供給され、図
５の破線で示す内部電源Ｖｉｎｔの低下を高速で補償
し、安定に内部電源Ｖｉｎｔを一定電圧レベルに保持す
ることができる。このノードＮＡの電位は、０．１Ｖ程
度上昇すれば所望の効果を得ることができる。またＭＯ
Ｓトランジスタ２９を介して流れる電流は０．０５μＡ
程度であれば十分である。このように、内部電源発生回
路５５０の消費電流を十分小さくすることができる。な
お、上述の説明においては、ＭＯＳトランジスタ２７お
よび３０のしきい値電圧はともに等しいとしているが、
これらのしきい値電圧は互いに異なっていてもよい。
示信号φＥが所定期間Ｌレベルとされ、ＭＯＳトランジ
スタ２８がオフ状態とされる。この信号φＥの降下に応
答して、インバータ３１の出力信号がＨレベルに立上が
り、チャージポンプキャパシタ４６のチャージポンプ動
作により、ノードＮＡの電位が上昇する。この内部ノー
ドＮＡの電位が上昇すると、ＭＯＳトランジスタ２７が
オフ状態とされるため、電荷の流出経路は存在せず、ノ
ードＮＡの電位が確実に上昇する。このノードＮＡの電
位上昇により、ＭＯＳトランジスタ３０のコンダクタン
スが大きくされ、そのチャネル抵抗が小さくなる。これ
により、大きな電流が電源ノードＥＶから内部電源ノー
ドＮＣへほとんど電圧降下を伴うことなく供給され、図
５の破線で示す内部電源Ｖｉｎｔの低下を高速で補償
し、安定に内部電源Ｖｉｎｔを一定電圧レベルに保持す
ることができる。このノードＮＡの電位は、０．１Ｖ程
度上昇すれば所望の効果を得ることができる。またＭＯ
Ｓトランジスタ２９を介して流れる電流は０．０５μＡ
程度であれば十分である。このように、内部電源発生回
路５５０の消費電流を十分小さくすることができる。な
お、上述の説明においては、ＭＯＳトランジスタ２７お
よび３０のしきい値電圧はともに等しいとしているが、
これらのしきい値電圧は互いに異なっていてもよい。
【０１０３】図６は、内部回路動作指示信号φＥを発生
するための構成を示す図である。図６において、内部回
路動作指示信号発生回路は、アドレス信号ビットＡ
〈０〉〜Ａ〈１２〉それぞれの変化を検出する信号変化
検知回路６５ａａ〜６５ａｂと、ロウアドレスストロー
ブ信号／ＲＡＳの変化を検出する信号変化検知回路６５
ｂと、コラムアドレスストローブ信号／ＣＡＳの変化を
検出する信号変化検知回路６５ｃと、アドレス信号ビッ
トに対する信号変化検知回路６５ａａ〜６５ａｂの出力
信号を受けるＮＯＲ回路５７と、ＮＯＲ回路５７の出力
信号に従ってワンショットのパルスを発生するパルス発
生回路４９と、信号変化検知回路６５ｂおよび６５ｃそ
れぞれの出力信号を反転するインバータ回路５１および
５２と、パルス発生回路４９ならびにインバータ回路５
１および５２の出力信号φＡ，φＲおよびφＣを受ける
ＮＡＮＤ回路６４と、ＮＡＮＤ回路６４の出力信号を受
けるインバータ５５とを含む。インバータ回路５５から
内部回路動作指示信号φＥが出力される。信号変化検知
回路６５ａａ〜６５ａｂ、６５ｂおよび６５ｃは、それ
ぞれ実質的に同じ構成を備える。図６においては、信号
変化検知回路６５ａａの構成のみを、代表的に示す。信
号変化検知回路６５ａａは、アドレス信号ビットＡ
〈０〉を反転しかつ遅延する反転遅延回路４７と、アド
レス信号ビットＡ〈０〉と反転遅延回路４７の出力信号
とを受けるＮＡＮＤ回路５８と、反転遅延回路４７の出
力信号とアドレス信号ビットＡ〈０〉とを受けるＮＯＲ
回路５６と、ＮＯＲ回路５６の出力信号を受けるインバ
ータ５０と、ＮＡＮＤ回路５８の出力信号とインバータ
５０の出力信号とを受けるＮＡＮＤ回路５９とを含む。
反転遅延回路４７およびＮＡＮＤ回路５８は、アドレス
信号ビットＡ〈０〉の立上がりに応答して反転遅延回路
４７が有する遅延時間の幅を有するパルス信号（Ｌレベ
ル）を出力する。一方、ＮＯＲ回路５６およびインバー
タ５０は、アドレス信号ビットＡ〈０〉の立下がりに応
答して反転遅延回路４７が有する遅延時間のパルス幅を
有するパルス信号（Ｌレベル）を出力する。ＮＡＮＤ回
路５９は、ＮＡＮＤ回路５８およびインバータ５０の出
力信号の一方がＬレベルのときにＨレベルの信号を出力
する。したがって、この信号変化検知回路６５ａａは、
アドレス信号ビットＡ〈０〉の変化に応答してＨレベル
の信号を出力する。ＮＯＲ回路５７は、この信号変化検
知回路６５ａａ〜６５ａｂの出力信号を受けて、受けた
信号の少なくとも１つがＨレベルのときにＬレベルの信
号を出力する。したがって、ＮＯＲ回路５７からは、ア
ドレス信号ビットＡ〈０〉〜Ａ〈１２〉の変化に従って
Ｌレベルの信号が出力される。
するための構成を示す図である。図６において、内部回
路動作指示信号発生回路は、アドレス信号ビットＡ
〈０〉〜Ａ〈１２〉それぞれの変化を検出する信号変化
検知回路６５ａａ〜６５ａｂと、ロウアドレスストロー
ブ信号／ＲＡＳの変化を検出する信号変化検知回路６５
ｂと、コラムアドレスストローブ信号／ＣＡＳの変化を
検出する信号変化検知回路６５ｃと、アドレス信号ビッ
トに対する信号変化検知回路６５ａａ〜６５ａｂの出力
信号を受けるＮＯＲ回路５７と、ＮＯＲ回路５７の出力
信号に従ってワンショットのパルスを発生するパルス発
生回路４９と、信号変化検知回路６５ｂおよび６５ｃそ
れぞれの出力信号を反転するインバータ回路５１および
５２と、パルス発生回路４９ならびにインバータ回路５
１および５２の出力信号φＡ，φＲおよびφＣを受ける
ＮＡＮＤ回路６４と、ＮＡＮＤ回路６４の出力信号を受
けるインバータ５５とを含む。インバータ回路５５から
内部回路動作指示信号φＥが出力される。信号変化検知
回路６５ａａ〜６５ａｂ、６５ｂおよび６５ｃは、それ
ぞれ実質的に同じ構成を備える。図６においては、信号
変化検知回路６５ａａの構成のみを、代表的に示す。信
号変化検知回路６５ａａは、アドレス信号ビットＡ
〈０〉を反転しかつ遅延する反転遅延回路４７と、アド
レス信号ビットＡ〈０〉と反転遅延回路４７の出力信号
とを受けるＮＡＮＤ回路５８と、反転遅延回路４７の出
力信号とアドレス信号ビットＡ〈０〉とを受けるＮＯＲ
回路５６と、ＮＯＲ回路５６の出力信号を受けるインバ
ータ５０と、ＮＡＮＤ回路５８の出力信号とインバータ
５０の出力信号とを受けるＮＡＮＤ回路５９とを含む。
反転遅延回路４７およびＮＡＮＤ回路５８は、アドレス
信号ビットＡ〈０〉の立上がりに応答して反転遅延回路
４７が有する遅延時間の幅を有するパルス信号（Ｌレベ
ル）を出力する。一方、ＮＯＲ回路５６およびインバー
タ５０は、アドレス信号ビットＡ〈０〉の立下がりに応
答して反転遅延回路４７が有する遅延時間のパルス幅を
有するパルス信号（Ｌレベル）を出力する。ＮＡＮＤ回
路５９は、ＮＡＮＤ回路５８およびインバータ５０の出
力信号の一方がＬレベルのときにＨレベルの信号を出力
する。したがって、この信号変化検知回路６５ａａは、
アドレス信号ビットＡ〈０〉の変化に応答してＨレベル
の信号を出力する。ＮＯＲ回路５７は、この信号変化検
知回路６５ａａ〜６５ａｂの出力信号を受けて、受けた
信号の少なくとも１つがＨレベルのときにＬレベルの信
号を出力する。したがって、ＮＯＲ回路５７からは、ア
ドレス信号ビットＡ〈０〉〜Ａ〈１２〉の変化に従って
Ｌレベルの信号が出力される。
【０１０４】パルス発生回路４９は、ＮＯＲ回路５７の
出力信号によりセットされるフリップフロップを構成す
るＮＡＮＤ回路６０および６１と、ＮＡＮＤ回路６１の
出力信号を受けるインバータ５４と、インバータ５４の
出力信号とＮＯＲ回路５７の出力信号とを受けるＮＡＮ
Ｄ回路６３と、ＮＡＮＤ回路６３の出力信号を受けるイ
ンバータ５３と、インバータ５３の出力信号とＮＯＲ回
路５７の出力信号とを受けるＮＡＮＤ回路６２とを含
む。ＮＡＮＤ回路６０は、その一方入力にＮＯＲ回路５
７の出力信号を受け、その他方入力にＮＡＮＤ回路６１
の出力信号を受ける。ＮＡＮＤ回路６１は、その一方入
力にＮＡＮＤ回路６０の出力信号を受け、その他方入力
にＮＡＮＤ回路６２の出力信号を受ける。ＮＡＮＤ回路
６２，６３ならびにインバータ５４および５３は、遅延
回路を構成する。次にこのパルス発生回路４９の動作に
ついて説明する。
出力信号によりセットされるフリップフロップを構成す
るＮＡＮＤ回路６０および６１と、ＮＡＮＤ回路６１の
出力信号を受けるインバータ５４と、インバータ５４の
出力信号とＮＯＲ回路５７の出力信号とを受けるＮＡＮ
Ｄ回路６３と、ＮＡＮＤ回路６３の出力信号を受けるイ
ンバータ５３と、インバータ５３の出力信号とＮＯＲ回
路５７の出力信号とを受けるＮＡＮＤ回路６２とを含
む。ＮＡＮＤ回路６０は、その一方入力にＮＯＲ回路５
７の出力信号を受け、その他方入力にＮＡＮＤ回路６１
の出力信号を受ける。ＮＡＮＤ回路６１は、その一方入
力にＮＡＮＤ回路６０の出力信号を受け、その他方入力
にＮＡＮＤ回路６２の出力信号を受ける。ＮＡＮＤ回路
６２，６３ならびにインバータ５４および５３は、遅延
回路を構成する。次にこのパルス発生回路４９の動作に
ついて説明する。
【０１０５】ＮＯＲ回路５７の出力信号がＨレベルのと
き、ＮＡＮＤ回路６０および６２は、単にインバータと
して作用するだけであり、その出力信号φＡの状態は変
化しない。ＮＯＲ回路５７の出力信号がＬレベルとなる
と、ＮＡＮＤ回路６０の出力信号がＨレベルに立上が
る。このときまたＮＡＮＤ回路６２の出力信号がＨレベ
ルとなり、ＮＡＮＤ回路６１からの信号φＡがＬレベル
とされる。信号φＡがＬレベルとされると、インバータ
５４の出力信号がＨレベルとなる。ＮＡＮＤ回路６３
は、Ｌレベルの信号をＮＯＲ回路５７から受けており、
そのインバータ５４の出力信号の変化にかかわらず、Ｈ
レベルの信号を出力する。次いで、ＮＯＲ回路５７の出
力信号がＨレベルとなると、ＮＡＮＤ回路６２および６
３がインバータとして機能する。この状態において、イ
ンバータ５４がＨレベルの信号を出力しているため、Ｎ
ＡＮＤ回路６３の出力信号がＬレベルとなり、インバー
タ５３の出力信号がＨレベルとなり、応じてＮＡＮＤ回
路６２の出力信号がＬレベルとなる。この結果、ＮＡＮ
Ｄ回路６１を介して、信号φＡがＨレベルとなる。すな
わち、このパルス発生回路４９は、ＮＯＲ回路５７の出
力信号がＬレベルに立下がるとセットされ、次いでＮＯ
Ｒ回路５７の出力信号がＨレベルに復帰すると、ＮＡＮ
Ｄ回路６２および６３ならびにインバータ５３の有する
遅延時間経過後リセットされる。したがって、信号φＡ
は、アドレス信号ビットＡ〈０〉〜Ａ〈２〉の変化時点
から所定時間Ｌレベルとされる。ここで、アドレス信号
ビットの数は図６においては、１３ビットが一例として
示されるが、このアドレス信号ビットの数は半導体記憶
装置の容量に応じて変化する。
き、ＮＡＮＤ回路６０および６２は、単にインバータと
して作用するだけであり、その出力信号φＡの状態は変
化しない。ＮＯＲ回路５７の出力信号がＬレベルとなる
と、ＮＡＮＤ回路６０の出力信号がＨレベルに立上が
る。このときまたＮＡＮＤ回路６２の出力信号がＨレベ
ルとなり、ＮＡＮＤ回路６１からの信号φＡがＬレベル
とされる。信号φＡがＬレベルとされると、インバータ
５４の出力信号がＨレベルとなる。ＮＡＮＤ回路６３
は、Ｌレベルの信号をＮＯＲ回路５７から受けており、
そのインバータ５４の出力信号の変化にかかわらず、Ｈ
レベルの信号を出力する。次いで、ＮＯＲ回路５７の出
力信号がＨレベルとなると、ＮＡＮＤ回路６２および６
３がインバータとして機能する。この状態において、イ
ンバータ５４がＨレベルの信号を出力しているため、Ｎ
ＡＮＤ回路６３の出力信号がＬレベルとなり、インバー
タ５３の出力信号がＨレベルとなり、応じてＮＡＮＤ回
路６２の出力信号がＬレベルとなる。この結果、ＮＡＮ
Ｄ回路６１を介して、信号φＡがＨレベルとなる。すな
わち、このパルス発生回路４９は、ＮＯＲ回路５７の出
力信号がＬレベルに立下がるとセットされ、次いでＮＯ
Ｒ回路５７の出力信号がＨレベルに復帰すると、ＮＡＮ
Ｄ回路６２および６３ならびにインバータ５３の有する
遅延時間経過後リセットされる。したがって、信号φＡ
は、アドレス信号ビットＡ〈０〉〜Ａ〈２〉の変化時点
から所定時間Ｌレベルとされる。ここで、アドレス信号
ビットの数は図６においては、１３ビットが一例として
示されるが、このアドレス信号ビットの数は半導体記憶
装置の容量に応じて変化する。
【０１０６】ロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳに対する信号
変化検知回路６５ｂおよび６５ｃも同様の構成を備えて
いるため、インバータ５１および５２からの信号φＲお
よびφＣもそれぞれロウアドレスストローブ信号／ＲＡ
Ｓおよびコラムアドレスストローブ信号／ＣＡＳの変化
時点から所定期間Ｌレベルとされる。ここで、ロウアド
レスストローブ信号／ＲＡＳに対する信号変化検知回路
６５ｂおよびコラムアドレスストローブ信号／ＣＡＳに
対する信号変化検知回路６５ｃに含まれる遅延回路（４
７）の遅延時間は、それぞれＲＡＳ系回路およびＣＡＳ
系回路の動作期間に併せて適当な値に設定される。次に
この図６に示す内部回路動作指示信号発生回路の動作に
ついて図７、８を参照して説明する。
びコラムアドレスストローブ信号／ＣＡＳに対する信号
変化検知回路６５ｂおよび６５ｃも同様の構成を備えて
いるため、インバータ５１および５２からの信号φＲお
よびφＣもそれぞれロウアドレスストローブ信号／ＲＡ
Ｓおよびコラムアドレスストローブ信号／ＣＡＳの変化
時点から所定期間Ｌレベルとされる。ここで、ロウアド
レスストローブ信号／ＲＡＳに対する信号変化検知回路
６５ｂおよびコラムアドレスストローブ信号／ＣＡＳに
対する信号変化検知回路６５ｃに含まれる遅延回路（４
７）の遅延時間は、それぞれＲＡＳ系回路およびＣＡＳ
系回路の動作期間に併せて適当な値に設定される。次に
この図６に示す内部回路動作指示信号発生回路の動作に
ついて図７、８を参照して説明する。
【０１０７】図７に示すように、アドレス信号ビットＡ
〈０：１２〉が変化すると、内部回路動作指示信号φＥ
がＬレベルとされる。このアドレス信号ビットＡ〈０：
１２〉の変化時点においては、行アドレスバッファが動
作し、内部電源Ｖｉｎｔが消費される。次いでロウアド
レスストローブ信号／ＲＡＳがＬレベルとされる。この
ロウアドレスストローブ信号／ＲＡＳの立下がりに応答
して、図６に示す信号φＲがＬレベルとなり、応じて信
号φＥがＬレベルとされる。このロウアドレスストロー
ブ信号／ＲＡＳは、アドレス信号ビットＡ〈０：１２〉
の変化時点から、アドレスセットアップ時間経過後に生
じる。このパルス発生回路４９の出力する信号φＡのＬ
レベル期間（ＡＴＤパルスとして示す）は、このアドレ
スセットアップ時期よりも長くされてもよい。この場合
には、ロウアドレスストローブ信号／ＲＡＳの降下に従
って、信号φＲがＬレベルとされるため、内部回路動作
信号φＥが、持続的にＬレベルの状態を維持する。この
タイミング関係において，信号φＥは、信号φＡと信号
φＲの発生タイミングに併せて、一旦Ｈレベルに立上が
ってもよい。ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答して、所定時間経過すると、信号φＥがＨ
レベルに立上がる。その期間においあて、ＲＡＳ系回路
が動作し、ロウアドレス信号のデコード、ワード線選択
およびセンスアンプのメモリセルデータの検知、増幅が
行なわれる。
〈０：１２〉が変化すると、内部回路動作指示信号φＥ
がＬレベルとされる。このアドレス信号ビットＡ〈０：
１２〉の変化時点においては、行アドレスバッファが動
作し、内部電源Ｖｉｎｔが消費される。次いでロウアド
レスストローブ信号／ＲＡＳがＬレベルとされる。この
ロウアドレスストローブ信号／ＲＡＳの立下がりに応答
して、図６に示す信号φＲがＬレベルとなり、応じて信
号φＥがＬレベルとされる。このロウアドレスストロー
ブ信号／ＲＡＳは、アドレス信号ビットＡ〈０：１２〉
の変化時点から、アドレスセットアップ時間経過後に生
じる。このパルス発生回路４９の出力する信号φＡのＬ
レベル期間（ＡＴＤパルスとして示す）は、このアドレ
スセットアップ時期よりも長くされてもよい。この場合
には、ロウアドレスストローブ信号／ＲＡＳの降下に従
って、信号φＲがＬレベルとされるため、内部回路動作
信号φＥが、持続的にＬレベルの状態を維持する。この
タイミング関係において，信号φＥは、信号φＡと信号
φＲの発生タイミングに併せて、一旦Ｈレベルに立上が
ってもよい。ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答して、所定時間経過すると、信号φＥがＨ
レベルに立上がる。その期間においあて、ＲＡＳ系回路
が動作し、ロウアドレス信号のデコード、ワード線選択
およびセンスアンプのメモリセルデータの検知、増幅が
行なわれる。
【０１０８】次いでアドレス信号Ａ〈０：１２〉が変化
すると、再びこの信号φＥがＬレベルとされる。このア
ドレス信号ビットＡ〈０：１２〉は列アドレスであり、
次いでコラムアドレスストローブ信号／ＣＡＳがＬレベ
ルとされる。この場合においても、同様、信号φＡおよ
びφＣに従って、内部回路動作指示信号φＥがＬレベル
とされる。この期間では、列アドレスバッファのバッフ
ァ処理が行なわれ、またコラムアドレスストローブ信号
／ＣＡＳに従って、列選択動作およびデータ入出力動作
が行なわれる。
すると、再びこの信号φＥがＬレベルとされる。このア
ドレス信号ビットＡ〈０：１２〉は列アドレスであり、
次いでコラムアドレスストローブ信号／ＣＡＳがＬレベ
ルとされる。この場合においても、同様、信号φＡおよ
びφＣに従って、内部回路動作指示信号φＥがＬレベル
とされる。この期間では、列アドレスバッファのバッフ
ァ処理が行なわれ、またコラムアドレスストローブ信号
／ＣＡＳに従って、列選択動作およびデータ入出力動作
が行なわれる。
【０１０９】１つのメモリサイクルが完了すると、ロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳがともにＨレベルとされる。こ
の状態において、再び信号φＲおよびφＣが所定期間Ｌ
レベルとなり、応じて制御信号φＥがＬレベルとされ
る。この期間においては、ＲＡＳ系回路およびＣＡＳ系
回路が動作し、内部を初期状態（スタンバイ状態）に復
帰させる。
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳがともにＨレベルとされる。こ
の状態において、再び信号φＲおよびφＣが所定期間Ｌ
レベルとなり、応じて制御信号φＥがＬレベルとされ
る。この期間においては、ＲＡＳ系回路およびＣＡＳ系
回路が動作し、内部を初期状態（スタンバイ状態）に復
帰させる。
【０１１０】したがって上述のように、アドレス信号、
ロウアドレスストローブ信号およびコラムアドレススト
ローブ信号／ＣＡＳの変化時点に応じて内部回路動作指
示信号φＥをＬレベルとすることにより、確実に内部回
路動作時において内部電源Ｖｉｎｔが消費されるときに
図３に示すドライブトランジスタ３０のコンダクタンス
を小さくして大きな電流を供給しかつチャネル抵抗を小
さくして内部電源Ｖｉｎｔの低下を抑制することがで
き、安定に内部回路を動作させることができる。また、
チャネル抵抗の低下により、内部電源線の抵抗が小とな
りＲＣ遅延による内部電源Ｖｉｎｔの変化の遅れを小さ
くすることができる。
ロウアドレスストローブ信号およびコラムアドレススト
ローブ信号／ＣＡＳの変化時点に応じて内部回路動作指
示信号φＥをＬレベルとすることにより、確実に内部回
路動作時において内部電源Ｖｉｎｔが消費されるときに
図３に示すドライブトランジスタ３０のコンダクタンス
を小さくして大きな電流を供給しかつチャネル抵抗を小
さくして内部電源Ｖｉｎｔの低下を抑制することがで
き、安定に内部回路を動作させることができる。また、
チャネル抵抗の低下により、内部電源線の抵抗が小とな
りＲＣ遅延による内部電源Ｖｉｎｔの変化の遅れを小さ
くすることができる。
【０１１１】図８（Ａ）はロウアドレスストローブ信号
と内部回路動作指示信号φＲとの関係を示す図である。
ロウアドレスストローブ信号／ＲＡＳがＬレベルとされ
ると、ワード線選択が行なわれ、次いで所定期間が経過
すると、センスアンプ活性化信号ＳＡが活性状態にさ
れ、センスアンプが動作し、選択メモリセルのデータの
検知および増幅が行なわれる。半導体記憶装置において
最も電流が消費されるのは、センスアンプ動作時である
（数多くのビット線の充放電が行なわれるため）。した
がって図８（Ａ）において破線で示すように、信号φＲ
は、そのセンス動作が行なわれる期間の間のみＬレベル
とされてもよい。信号／ＲＡＳの遅延信号によりセンス
アンプ活性化信号ＳＡが活性状態とされるため、後に詳
細に説明するように、この信号φＲをセンス動作時にお
いてのみ活性状態とする構成は容易に実現することがで
きる。たとえば図６において、遅延回路４７において反
転遅延回路内部から信号を取出してＮＡＮＤ回路５８へ
与える構成とすれば、センス動作時においてのみ信号φ
ＲをＬレベルとすることができる。
と内部回路動作指示信号φＲとの関係を示す図である。
ロウアドレスストローブ信号／ＲＡＳがＬレベルとされ
ると、ワード線選択が行なわれ、次いで所定期間が経過
すると、センスアンプ活性化信号ＳＡが活性状態にさ
れ、センスアンプが動作し、選択メモリセルのデータの
検知および増幅が行なわれる。半導体記憶装置において
最も電流が消費されるのは、センスアンプ動作時である
（数多くのビット線の充放電が行なわれるため）。した
がって図８（Ａ）において破線で示すように、信号φＲ
は、そのセンス動作が行なわれる期間の間のみＬレベル
とされてもよい。信号／ＲＡＳの遅延信号によりセンス
アンプ活性化信号ＳＡが活性状態とされるため、後に詳
細に説明するように、この信号φＲをセンス動作時にお
いてのみ活性状態とする構成は容易に実現することがで
きる。たとえば図６において、遅延回路４７において反
転遅延回路内部から信号を取出してＮＡＮＤ回路５８へ
与える構成とすれば、センス動作時においてのみ信号φ
ＲをＬレベルとすることができる。
【０１１２】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルへ立上がると、メモリサイクルが完了し、センス
アンプ活性化信号ＳＡもＬレベルとされる。この場合に
おいては、内部のビット線イコライズ／プリチャージ回
路等が動作し、またロウデコーダなどもリセットされ
る。したがってこの場合において、これらのＲＡＳ系回
路（信号／ＲＡＳに関連して動作する回路）のリセット
（初期状態への復帰）に要する期間、信号φＲをＬレベ
ルとする。これにより内部回路が動作し、内部電源Ｖｉ
ｎｔが消費されるときに確実に内部電源Ｖｉｎｔの低下
を抑制することができ、安定にＲＡＳ系回路を動作させ
ることができる。
レベルへ立上がると、メモリサイクルが完了し、センス
アンプ活性化信号ＳＡもＬレベルとされる。この場合に
おいては、内部のビット線イコライズ／プリチャージ回
路等が動作し、またロウデコーダなどもリセットされ
る。したがってこの場合において、これらのＲＡＳ系回
路（信号／ＲＡＳに関連して動作する回路）のリセット
（初期状態への復帰）に要する期間、信号φＲをＬレベ
ルとする。これにより内部回路が動作し、内部電源Ｖｉ
ｎｔが消費されるときに確実に内部電源Ｖｉｎｔの低下
を抑制することができ、安定にＲＡＳ系回路を動作させ
ることができる。
【０１１３】図８（Ｂ）に示すように、コラムアドレス
ストローブ信号／ＣＡＳがＬレベルとされると、信号φ
ＣがＬレベルとされる。通常、ＤＲＡＭにおいては、コ
ラムインタロック期間が決定されており、センスアンプ
が動作し終わるまで、内部コラムアドレス信号／ＣＡＳ
の活性化が禁止される。列選択動作およびデータ入出力
動作が行なわれるが、内部電源Ｖｉｎｔを消費するのは
データ出力回路においてデータを出力する場合である
（多ビットデータを出力する場合複数のデータ出力バッ
ファが並列に動作しかつこれらの回路は比較的大きな負
荷を高速で駆動するために比較的大きな電流を消費する
ためである）。したがって、信号φＣは、コラムアドレ
スストローブ信号／ＣＡＳがＬレベルとされてから、図
８（Ｂ）の破線に示すように、データ出力回路が動作す
る期間においてのみＬレベルとされる構成が用いられて
もよい。この構成は、後に詳細に説明するが先のロウア
ドレスストローブ信号／ＲＡＳの場合と同様、反転遅延
回路４７の構成を利用するかまたはこの反転遅延回路４
７の前段に遅延回路を設ければ容易に実現される。
ストローブ信号／ＣＡＳがＬレベルとされると、信号φ
ＣがＬレベルとされる。通常、ＤＲＡＭにおいては、コ
ラムインタロック期間が決定されており、センスアンプ
が動作し終わるまで、内部コラムアドレス信号／ＣＡＳ
の活性化が禁止される。列選択動作およびデータ入出力
動作が行なわれるが、内部電源Ｖｉｎｔを消費するのは
データ出力回路においてデータを出力する場合である
（多ビットデータを出力する場合複数のデータ出力バッ
ファが並列に動作しかつこれらの回路は比較的大きな負
荷を高速で駆動するために比較的大きな電流を消費する
ためである）。したがって、信号φＣは、コラムアドレ
スストローブ信号／ＣＡＳがＬレベルとされてから、図
８（Ｂ）の破線に示すように、データ出力回路が動作す
る期間においてのみＬレベルとされる構成が用いられて
もよい。この構成は、後に詳細に説明するが先のロウア
ドレスストローブ信号／ＲＡＳの場合と同様、反転遅延
回路４７の構成を利用するかまたはこの反転遅延回路４
７の前段に遅延回路を設ければ容易に実現される。
【０１１４】コラムアドレスストローブ信号／ＣＡＳが
Ｌレベルに復帰すると、ＣＡＳ系回路がリセットされ、
初期状態に復帰する。この場合においては、コラムアド
レスストローブ信号／ＣＡＳの立下がりに応答して、信
号φＣが所定期間Ｌレベルとされる。
Ｌレベルに復帰すると、ＣＡＳ系回路がリセットされ、
初期状態に復帰する。この場合においては、コラムアド
レスストローブ信号／ＣＡＳの立下がりに応答して、信
号φＣが所定期間Ｌレベルとされる。
【０１１５】この図８（Ａ）および（Ｂ）に示す信号φ
ＲおよびφＣのＬレベルとされる期間は、図６に示す反
転遅延回路４７の有する遅延期間により決定される。し
たがって、信号／ＲＡＳおよび／ＣＡＳの立下がり時と
立上がり時における信号φＲおよびφＣのそれぞれのＬ
レベル期間が異なる場合には、この信号／ＲＡＳおよび
／ＣＡＳの立上がりに応答してパルス信号を発生する回
路と信号／ＲＡＳおよび／ＣＡＳの立上がりに応答して
パルス信号を発生する回路部分を別々に設けることによ
り、容易にこれに対処することができる。
ＲおよびφＣのＬレベルとされる期間は、図６に示す反
転遅延回路４７の有する遅延期間により決定される。し
たがって、信号／ＲＡＳおよび／ＣＡＳの立下がり時と
立上がり時における信号φＲおよびφＣのそれぞれのＬ
レベル期間が異なる場合には、この信号／ＲＡＳおよび
／ＣＡＳの立上がりに応答してパルス信号を発生する回
路と信号／ＲＡＳおよび／ＣＡＳの立上がりに応答して
パルス信号を発生する回路部分を別々に設けることによ
り、容易にこれに対処することができる。
【０１１６】図９は、図８（Ａ）および（Ｂ）に破線で
示す信号φＲおよびφＣを発生するための信号検知回路
の構成を概略的に示す図である。図９においては、ロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳ両者に対する回路をともに示
す。図９において、信号変化検知回路は、ロウアドレス
ストローブ信号／ＲＡＳ（またはコラムアドレスストロ
ーブ信号／ＣＡＳ）を所定時間遅延する遅延回路４７ｃ
と、遅延回路４７ｃの出力信号を反転しかつ所定時間遅
延する反転遅延回路４７ａと、遅延回路４７ｃの出力信
号と反転遅延回路４７ａの出力信号とを受けるＮＡＮＤ
回路５８と、信号／ＲＡＳ（または信号／ＣＡＳ）を反
転しかつ所定時間遅延する反転遅延回路４７ｂと、反転
遅延回路４７ｂの出力信号と信号／ＲＡＳ（または信号
／ＣＡＳ）を受けるＮＯＲ回路５６と、ＮＯＲ回路５６
の出力信号を受けるインバータ回路５０と、ＮＡＮＤ回
路５８の出力信号とインバータ５０の出力信号を受ける
ＮＡＮＤ回路５９とを含む。ＮＡＮＤ回路５９から信号
φＲまたはφＣが出力される。
示す信号φＲおよびφＣを発生するための信号検知回路
の構成を概略的に示す図である。図９においては、ロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳ両者に対する回路をともに示
す。図９において、信号変化検知回路は、ロウアドレス
ストローブ信号／ＲＡＳ（またはコラムアドレスストロ
ーブ信号／ＣＡＳ）を所定時間遅延する遅延回路４７ｃ
と、遅延回路４７ｃの出力信号を反転しかつ所定時間遅
延する反転遅延回路４７ａと、遅延回路４７ｃの出力信
号と反転遅延回路４７ａの出力信号とを受けるＮＡＮＤ
回路５８と、信号／ＲＡＳ（または信号／ＣＡＳ）を反
転しかつ所定時間遅延する反転遅延回路４７ｂと、反転
遅延回路４７ｂの出力信号と信号／ＲＡＳ（または信号
／ＣＡＳ）を受けるＮＯＲ回路５６と、ＮＯＲ回路５６
の出力信号を受けるインバータ回路５０と、ＮＡＮＤ回
路５８の出力信号とインバータ５０の出力信号を受ける
ＮＡＮＤ回路５９とを含む。ＮＡＮＤ回路５９から信号
φＲまたはφＣが出力される。
【０１１７】この図９に示す構成において、ＮＡＮＤ回
路５８の出力信号は、信号／ＲＡＳ（または／ＣＡＳ）
が立下がって所定時間が経過した後（遅延回路４７ｃが
有する遅延時間）、Ｌレベルとされる。ＮＡＮＤ回路５
８の出力信号がＬレベルとされる期間は反転遅延回路４
７ａの有する遅延回路により決定される。一方、ＮＯＲ
回路５６およびインバータ５０は、信号／ＲＡＳ（また
は／ＣＡＳ）の立上がりに応答して、反転遅延回路４７
ｂが有する遅延時間Ｌレベルとされる信号を出力する。
この反転遅延回路４７ｃおよび４７ｂの有する遅延時間
をそれぞれ適当な値に設定することにより、センス動作
時またはデータ出力時およびＲＡＳ系回路（またはＣＡ
Ｓ系回路）リセット時の信号φＲ（またはφＣ）のＬレ
ベルとされる時間をそれぞれ適当な値に設定することが
できる。
路５８の出力信号は、信号／ＲＡＳ（または／ＣＡＳ）
が立下がって所定時間が経過した後（遅延回路４７ｃが
有する遅延時間）、Ｌレベルとされる。ＮＡＮＤ回路５
８の出力信号がＬレベルとされる期間は反転遅延回路４
７ａの有する遅延回路により決定される。一方、ＮＯＲ
回路５６およびインバータ５０は、信号／ＲＡＳ（また
は／ＣＡＳ）の立上がりに応答して、反転遅延回路４７
ｂが有する遅延時間Ｌレベルとされる信号を出力する。
この反転遅延回路４７ｃおよび４７ｂの有する遅延時間
をそれぞれ適当な値に設定することにより、センス動作
時またはデータ出力時およびＲＡＳ系回路（またはＣＡ
Ｓ系回路）リセット時の信号φＲ（またはφＣ）のＬレ
ベルとされる時間をそれぞれ適当な値に設定することが
できる。
【０１１８】遅延回路４７ｃは、図８（Ａ）および
（Ｂ）において破線で示す信号波形を与えるために用い
られる。したがってこの遅延回路４７ｃの遅延時間を適
当な値に設定することにより、確実に消費電流の最も大
きいセンスアンプ動作時またはデータ出力動作時におい
てのみ信号φＲ（またはφＣ）をＬレベルとして、内部
回路動作指示信号φＥをＬレベルとすることができる。
（Ｂ）において破線で示す信号波形を与えるために用い
られる。したがってこの遅延回路４７ｃの遅延時間を適
当な値に設定することにより、確実に消費電流の最も大
きいセンスアンプ動作時またはデータ出力動作時におい
てのみ信号φＲ（またはφＣ）をＬレベルとして、内部
回路動作指示信号φＥをＬレベルとすることができる。
【０１１９】以上のように、この発明の実施の形態１に
従えば、ワード線駆動またはビット線とセンスアンプと
を接続するためのブロック選択信号を発生するために生
成される内部高電圧を利用して内部電源を発生している
ため、内部電源発生のための内部高電圧発生回路を必要
とすることがなく、小占有面積かつ低消費電力の半導体
記憶装置を実現することができる。
従えば、ワード線駆動またはビット線とセンスアンプと
を接続するためのブロック選択信号を発生するために生
成される内部高電圧を利用して内部電源を発生している
ため、内部電源発生のための内部高電圧発生回路を必要
とすることがなく、小占有面積かつ低消費電力の半導体
記憶装置を実現することができる。
【０１２０】また、内部回路の動作時においては、この
内部電源を生成するソースフォロアモードで動作するド
ライブトランジスタのゲート電位を高くしてその内部抵
抗を小さくしているため、内部回路動作時において大き
な電流がドライブトランジスタを介して流れても、内部
電源Ｖｉｎｔのこのチャネル抵抗に起因する低下を抑制
することができ、安定に内部電源Ｖｉｎｔを所定の電圧
レベルに維持することができ、高速かつ安定に内部回路
を動作させることができる。
内部電源を生成するソースフォロアモードで動作するド
ライブトランジスタのゲート電位を高くしてその内部抵
抗を小さくしているため、内部回路動作時において大き
な電流がドライブトランジスタを介して流れても、内部
電源Ｖｉｎｔのこのチャネル抵抗に起因する低下を抑制
することができ、安定に内部電源Ｖｉｎｔを所定の電圧
レベルに維持することができ、高速かつ安定に内部回路
を動作させることができる。
【０１２１】［実施の形態２］図１０は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。この実施の形態２においては、内部電源発生回
路５５０は、内部高電圧発生回路２０５から発生される
内部高電圧Ｖｐｐを内部高電圧供給線ＰＶを介してゲー
トに受けるｎチャネルＭＯＳトランジスタで構成される
ドライブトランジスタ３０のみを含む。内部高電圧発生
回路２０５は、実施の形態１と同様、定電流源２０２か
らの定電流Ｉｒを利用する基準電位発生回路２０３から
の基準電位Ｖｒｅｆに従って所定の電圧レベルの内部高
電圧Ｖｐｐを発生する。この構成は、実施の形態１と同
様である。
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。この実施の形態２においては、内部電源発生回
路５５０は、内部高電圧発生回路２０５から発生される
内部高電圧Ｖｐｐを内部高電圧供給線ＰＶを介してゲー
トに受けるｎチャネルＭＯＳトランジスタで構成される
ドライブトランジスタ３０のみを含む。内部高電圧発生
回路２０５は、実施の形態１と同様、定電流源２０２か
らの定電流Ｉｒを利用する基準電位発生回路２０３から
の基準電位Ｖｒｅｆに従って所定の電圧レベルの内部高
電圧Ｖｐｐを発生する。この構成は、実施の形態１と同
様である。
【０１２２】この図１０に示す実施の形態２に従えば、
内部電源Ｖｉｎｔは、Ｖｐｐ−Ｖｔｈｎの電圧レベルと
なる。このセンスアンプの電源として実施の形態２に従
う内部電源発生回路を利用した場合、高速でセンス動作
（リストア動作）を行なってビット線を内部電源Ｖｉｎ
ｔに充電することができる（実施の形態１の内部電源Ｖ
ｉｎｔよりも実施の形態２の内部電源Ｖｉｎｔの電圧レ
ベルが高くなるため）。
内部電源Ｖｉｎｔは、Ｖｐｐ−Ｖｔｈｎの電圧レベルと
なる。このセンスアンプの電源として実施の形態２に従
う内部電源発生回路を利用した場合、高速でセンス動作
（リストア動作）を行なってビット線を内部電源Ｖｉｎ
ｔに充電することができる（実施の形態１の内部電源Ｖ
ｉｎｔよりも実施の形態２の内部電源Ｖｉｎｔの電圧レ
ベルが高くなるため）。
【０１２３】また、この実施の形態２の内部電源発生回
路５５０を、比較的緩やかに動作する回路部分に対する
電源回路として利用すれば、急激に大電流が流れること
はなく、したがってチャネル抵抗の影響は少なく、安定
に所望の電圧レベルの内部電源Ｖｉｎｔを生成すること
ができる。このような比較的ゆるやかな動作をする内部
回路としては、センスアンプ以外のたとえばビット線プ
リチャージ電圧発生回路を考えることができる。
路５５０を、比較的緩やかに動作する回路部分に対する
電源回路として利用すれば、急激に大電流が流れること
はなく、したがってチャネル抵抗の影響は少なく、安定
に所望の電圧レベルの内部電源Ｖｉｎｔを生成すること
ができる。このような比較的ゆるやかな動作をする内部
回路としては、センスアンプ以外のたとえばビット線プ
リチャージ電圧発生回路を考えることができる。
【０１２４】以上のように、この実施の形態２に従え
ば、実施の形態１と同様、専用の内部高電圧発生回路を
用いる必要がなく、低消費電力かつ低占有面積の内部電
源発生回路を実現することができる。
ば、実施の形態１と同様、専用の内部高電圧発生回路を
用いる必要がなく、低消費電力かつ低占有面積の内部電
源発生回路を実現することができる。
【０１２５】［実施の形態３］図１１は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。この図１１においては内部電源発生回路の構成
が示される。図１１において、定電流源２０２および内
部高電圧発生回路２０５の構成は先の実施の形態１の内
部電圧発生回路のそれと同じであり、その詳細説明は省
略する。
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。この図１１においては内部電源発生回路の構成
が示される。図１１において、定電流源２０２および内
部高電圧発生回路２０５の構成は先の実施の形態１の内
部電圧発生回路のそれと同じであり、その詳細説明は省
略する。
【０１２６】基準電位発生回路２０３は、実施の形態１
と、内部電位ＶｒｂおよびＶｒｎと基準電位Ｖｒｅｆを
比較する差動段の構成が異なる。この差動段は、電源ノ
ードＥＶとノードＮｄ１の間に接続されかつゲートがノ
ードＮｄ１に接続されるｐチャネルＭＯＳトランジスタ
３３２と、ノードＮｄ１とノードＮｄ２の間に接続され
かつそのゲートに内部電位Ｖｒｎを受けるｎチャネルＭ
ＯＳトランジスタ１３と、ノードＮｄ１とノードＮｄ２
の間に接続され、そのゲートに内部電位Ｖｒｂを受ける
ｎチャネルＭＯＳトランジスタ１４と、電源ノードＥＶ
とノードＮｄ３の間に接続され、そのゲートがノードＮ
ｄ１に接続されるｐチャネルＭＯＳトランジスタ３３３
と、ノードＮｄ３とノードＮｄ２の間に接続され、かつ
そのゲートがノードＮｄ３に接続されるｎチャネルＭＯ
Ｓトランジスタ１５と、ノードＮｄ２と接地ノードとの
間に接続され、かつそのゲートが定電流源２０２に含ま
れるＭＯＳトランジスタ１０および１１のゲートに接続
されるｎチャネルＭＯＳトランジスタ３４１と、ノード
Ｎｄ３と接地ノードとの間に接続され、かつそのゲート
がＭＯＳトランジスタ１０および１１のゲートに接続さ
れるｎチャネルＭＯＳトランジスタ３４２を含む。
と、内部電位ＶｒｂおよびＶｒｎと基準電位Ｖｒｅｆを
比較する差動段の構成が異なる。この差動段は、電源ノ
ードＥＶとノードＮｄ１の間に接続されかつゲートがノ
ードＮｄ１に接続されるｐチャネルＭＯＳトランジスタ
３３２と、ノードＮｄ１とノードＮｄ２の間に接続され
かつそのゲートに内部電位Ｖｒｎを受けるｎチャネルＭ
ＯＳトランジスタ１３と、ノードＮｄ１とノードＮｄ２
の間に接続され、そのゲートに内部電位Ｖｒｂを受ける
ｎチャネルＭＯＳトランジスタ１４と、電源ノードＥＶ
とノードＮｄ３の間に接続され、そのゲートがノードＮ
ｄ１に接続されるｐチャネルＭＯＳトランジスタ３３３
と、ノードＮｄ３とノードＮｄ２の間に接続され、かつ
そのゲートがノードＮｄ３に接続されるｎチャネルＭＯ
Ｓトランジスタ１５と、ノードＮｄ２と接地ノードとの
間に接続され、かつそのゲートが定電流源２０２に含ま
れるＭＯＳトランジスタ１０および１１のゲートに接続
されるｎチャネルＭＯＳトランジスタ３４１と、ノード
Ｎｄ３と接地ノードとの間に接続され、かつそのゲート
がＭＯＳトランジスタ１０および１１のゲートに接続さ
れるｎチャネルＭＯＳトランジスタ３４２を含む。
【０１２７】ＭＯＳトランジスタ３３２および３３３は
カレントミラー回路を構成し、またＭＯＳトランジスタ
３４１および３４２は、ＭＯＳトランジスタ１１とカレ
ントミラー回路を構成する。内部電位ＶｒｂおよびＶｒ
ｎは、先の実施の形態１の基準電位発生回路と同様の構
成から発生され、同様の特性を有する。ノードＮｄ３か
ら基準電位Ｖｒｅｆが出力される。
カレントミラー回路を構成し、またＭＯＳトランジスタ
３４１および３４２は、ＭＯＳトランジスタ１１とカレ
ントミラー回路を構成する。内部電位ＶｒｂおよびＶｒ
ｎは、先の実施の形態１の基準電位発生回路と同様の構
成から発生され、同様の特性を有する。ノードＮｄ３か
ら基準電位Ｖｒｅｆが出力される。
【０１２８】基準電位Ｖｒｅｆが内部電位Ｖｒｂおよび
Ｖｒｎ両者よりも高い場合には、ＭＯＳトランジスタ１
５を介して電流が流れる。このＭＯＳトランジスタ１５
を介して流れる電流はＭＯＳトランジスタ３３３を介し
て供給される電流よりも大きいため、ノードＮｄ３の電
位が低下する。基準電位Ｖｒｅｆが、内部電位Ｖｒｂお
よびＶｒｎの少なくとも一方よりも低い場合には、ＭＯ
Ｓトランジスタ１３および１４の一方を介して大きな電
流が流れる。この電流はＭＯＳトランジスタ３３２から
供給され、このＭＯＳトランジスタ３３２を流れる電流
のミラー電流がＭＯＳトランジスタ３３３を介して流れ
る。したがってこの場合には、ＭＯＳトランジスタ１５
が供給する電流よりも大きな電流がＭＯＳトランジスタ
３３３から供給されるため、ノードＮｄ３上の電位が上
昇する。したがって、基準電位Ｖｒｅｆは、先の実施の
形態１および２と同様、内部電位ＶｒｂおよびＶｒｎの
高いほうの電位と等しい電位レベルに保持される。
Ｖｒｎ両者よりも高い場合には、ＭＯＳトランジスタ１
５を介して電流が流れる。このＭＯＳトランジスタ１５
を介して流れる電流はＭＯＳトランジスタ３３３を介し
て供給される電流よりも大きいため、ノードＮｄ３の電
位が低下する。基準電位Ｖｒｅｆが、内部電位Ｖｒｂお
よびＶｒｎの少なくとも一方よりも低い場合には、ＭＯ
Ｓトランジスタ１３および１４の一方を介して大きな電
流が流れる。この電流はＭＯＳトランジスタ３３２から
供給され、このＭＯＳトランジスタ３３２を流れる電流
のミラー電流がＭＯＳトランジスタ３３３を介して流れ
る。したがってこの場合には、ＭＯＳトランジスタ１５
が供給する電流よりも大きな電流がＭＯＳトランジスタ
３３３から供給されるため、ノードＮｄ３上の電位が上
昇する。したがって、基準電位Ｖｒｅｆは、先の実施の
形態１および２と同様、内部電位ＶｒｂおよびＶｒｎの
高いほうの電位と等しい電位レベルに保持される。
【０１２９】内部電源発生回路５５０は、内部高電圧供
給ノードＰＶとノードＮｄ５の間に接続され、かつその
ゲートがノードＮｄ６に接続されるｐチャネルＭＯＳト
ランジスタ３３５と、ノードＰＶとノードＮｄ６の間に
接続され、かつそのゲートがノードＮｄ６に接続される
ｐチャネルＭＯＳトランジスタ３３６と、ノードＮｄ５
とノードＮｄ７の間に接続され、かつそのゲートに基準
電位Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ３
４６と、ノードＮｄ６とノードＮｄ７の間に接続され、
かつそのゲートがノードＮｄ８に接続されるｎチャネル
ＭＯＳトランジスタ３４７と、ノードＮｄ７と接地ノー
ドとの間に接続され、かつそのゲートが定電流源２０２
のＭＯＳトランジスタ１１のゲートに接続されるｎチャ
ネルＭＯＳトランジスタ３５０を含む。このトランジス
タ３３５、３３６、３４６、３４７および３５０は、基
準電位ＶｒｅｆとノードＮｄ８の電位を比較するカレン
トミラー型差動増幅回路を構成する。
給ノードＰＶとノードＮｄ５の間に接続され、かつその
ゲートがノードＮｄ６に接続されるｐチャネルＭＯＳト
ランジスタ３３５と、ノードＰＶとノードＮｄ６の間に
接続され、かつそのゲートがノードＮｄ６に接続される
ｐチャネルＭＯＳトランジスタ３３６と、ノードＮｄ５
とノードＮｄ７の間に接続され、かつそのゲートに基準
電位Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ３
４６と、ノードＮｄ６とノードＮｄ７の間に接続され、
かつそのゲートがノードＮｄ８に接続されるｎチャネル
ＭＯＳトランジスタ３４７と、ノードＮｄ７と接地ノー
ドとの間に接続され、かつそのゲートが定電流源２０２
のＭＯＳトランジスタ１１のゲートに接続されるｎチャ
ネルＭＯＳトランジスタ３５０を含む。このトランジス
タ３３５、３３６、３４６、３４７および３５０は、基
準電位ＶｒｅｆとノードＮｄ８の電位を比較するカレン
トミラー型差動増幅回路を構成する。
【０１３０】内部電源発生回路５５０は、さらに、ノー
ドＰＶとノードＮｄ９との間に接続されかつそのゲート
がノードＮｄ５に接続されるｐチャネルＭＯＳトランジ
スタ３３７と、ノードＮｄ９とノードＮｄ８との間に互
いに直列に接続されかつ各々がダイオード接続されたｎ
チャネルＭＯＳトランジスタ３４８および３４９と、ノ
ードＮｄ８と接地ノードとの間に接続されかつゲートが
ＭＯＳトランジスタ１１のゲートに接続されるｎチャネ
ルＭＯＳトランジスタ３５１と、ノードＰＶとノードＮ
ｄ１０の間に接続されかつそのゲートがノードＮｄ９に
接続されるｎチャネルＭＯＳトランジスタ３５２と、ノ
ードＮｄ１０とノードＮｄ１１の間に接続されかつその
ゲートに内部回路動作指示信号φＥを受けるｎチャネル
ＭＯＳトランジスタ３５３と、ノードＮｄ１１と接地ノ
ードとの間に接続されかつそのゲートがＭＯＳトランジ
スタ１１のゲートに接続されるｎチャネルＭＯＳトラン
ジスタ３５４と、電源ノードＥＶと内部電源ノードとの
間に接続され、かつそのゲートがノードＮｄ１０に接続
されるｎチャネルＭＯＳトランジスタｎチャネルＭＯＳ
トランジスタ３０を含む。
ドＰＶとノードＮｄ９との間に接続されかつそのゲート
がノードＮｄ５に接続されるｐチャネルＭＯＳトランジ
スタ３３７と、ノードＮｄ９とノードＮｄ８との間に互
いに直列に接続されかつ各々がダイオード接続されたｎ
チャネルＭＯＳトランジスタ３４８および３４９と、ノ
ードＮｄ８と接地ノードとの間に接続されかつゲートが
ＭＯＳトランジスタ１１のゲートに接続されるｎチャネ
ルＭＯＳトランジスタ３５１と、ノードＰＶとノードＮ
ｄ１０の間に接続されかつそのゲートがノードＮｄ９に
接続されるｎチャネルＭＯＳトランジスタ３５２と、ノ
ードＮｄ１０とノードＮｄ１１の間に接続されかつその
ゲートに内部回路動作指示信号φＥを受けるｎチャネル
ＭＯＳトランジスタ３５３と、ノードＮｄ１１と接地ノ
ードとの間に接続されかつそのゲートがＭＯＳトランジ
スタ１１のゲートに接続されるｎチャネルＭＯＳトラン
ジスタ３５４と、電源ノードＥＶと内部電源ノードとの
間に接続され、かつそのゲートがノードＮｄ１０に接続
されるｎチャネルＭＯＳトランジスタｎチャネルＭＯＳ
トランジスタ３０を含む。
【０１３１】内部電源発生回路５５０は、さらに、内部
回路動作指示信号φＥを受けるインバータ３６０と、イ
ンバータ３６０の出力信号に従ってチャージポンプ動作
を行なってノードＮｄ１０へ電荷を供給するキャパシタ
３５９を含む。次に動作について簡単に説明する。
回路動作指示信号φＥを受けるインバータ３６０と、イ
ンバータ３６０の出力信号に従ってチャージポンプ動作
を行なってノードＮｄ１０へ電荷を供給するキャパシタ
３５９を含む。次に動作について簡単に説明する。
【０１３２】ＭＯＳトランジスタ３５０、３５１および
３５４は、定電流源２０２に含まれるＭＯＳトランジス
タ１１とカレントミラー回路を構成しており、微小電流
の流れを生じさせる定電流源として機能する。ノードＮ
ｄ８の電位が基準電位Ｖｒｅｆよりも高い場合には、Ｍ
ＯＳトランジスタ３７４を介して流れる電流が、ＭＯＳ
トランジスタ３４６を介して流れる電流よりも大きくな
る。ＭＯＳトランジスタ３３５および３３６はカレント
ミラー回路を構成しており、ＭＯＳトランジスタ３３６
はこのカレントミラー回路のマスタ段を構成する。した
がって、この状態においては、ノードＮｄ５の電位が上
昇し、応じてＭＯＳトランジスタ３３７のコンダクタン
スが低下する。逆に、ノードＮｄ８の電位が基準電位Ｖ
ｒｅｆよりも低い場合には、ＭＯＳトランジスタ３４６
を介して流れる電流がＭＯＳトランジスタ３４７を介し
て流れる電流よりも大きくなり、ノードＮｄ５の電位が
低下し、ＭＯＳトランジスタ３３７のコンダクタンスが
大きくなる。したがって、このノードＮｄ８の電位が基
準電位Ｖｒｅｆと等しくなるように、ノードＮｄ５の電
位が調整される。
３５４は、定電流源２０２に含まれるＭＯＳトランジス
タ１１とカレントミラー回路を構成しており、微小電流
の流れを生じさせる定電流源として機能する。ノードＮ
ｄ８の電位が基準電位Ｖｒｅｆよりも高い場合には、Ｍ
ＯＳトランジスタ３７４を介して流れる電流が、ＭＯＳ
トランジスタ３４６を介して流れる電流よりも大きくな
る。ＭＯＳトランジスタ３３５および３３６はカレント
ミラー回路を構成しており、ＭＯＳトランジスタ３３６
はこのカレントミラー回路のマスタ段を構成する。した
がって、この状態においては、ノードＮｄ５の電位が上
昇し、応じてＭＯＳトランジスタ３３７のコンダクタン
スが低下する。逆に、ノードＮｄ８の電位が基準電位Ｖ
ｒｅｆよりも低い場合には、ＭＯＳトランジスタ３４６
を介して流れる電流がＭＯＳトランジスタ３４７を介し
て流れる電流よりも大きくなり、ノードＮｄ５の電位が
低下し、ＭＯＳトランジスタ３３７のコンダクタンスが
大きくなる。したがって、このノードＮｄ８の電位が基
準電位Ｖｒｅｆと等しくなるように、ノードＮｄ５の電
位が調整される。
【０１３３】ＭＯＳトランジスタ３５１は微小電流を流
しているだけであり、したがってＭＯＳトランジスタ３
４８および３４９がダイオードモードで動作し、それぞ
れしきい値電圧Ｖｔｈｎの電位降下を生じさせる。した
がってノードＮｄ９の電位はＶｒｅｆ＋２・Ｖｔｈｎの
電位レベルに保持される。
しているだけであり、したがってＭＯＳトランジスタ３
４８および３４９がダイオードモードで動作し、それぞ
れしきい値電圧Ｖｔｈｎの電位降下を生じさせる。した
がってノードＮｄ９の電位はＶｒｅｆ＋２・Ｖｔｈｎの
電位レベルに保持される。
【０１３４】またＭＯＳトランジスタ３５４は、微小電
流を流す定電流源として機能しており、したがってＭＯ
Ｓトランジスタ３５２はそのゲート−ソース間電位差が
しきい値電圧Ｖｔｈｎに等しくされる。したがってノー
ドＮｄ１０の電位はＶｒｅｆ＋Ｖｔｈｎとなる。
流を流す定電流源として機能しており、したがってＭＯ
Ｓトランジスタ３５２はそのゲート−ソース間電位差が
しきい値電圧Ｖｔｈｎに等しくされる。したがってノー
ドＮｄ１０の電位はＶｒｅｆ＋Ｖｔｈｎとなる。
【０１３５】ＭＯＳトランジスタ３０は、ソースフォロ
アモードで動作しており、ＭＯＳトランジスタ３０のゲ
ート−ソース間電位差はそのしきい値電圧Ｖｔｈｎとな
る。したがって、基準電源Ｖｉｎｔは基準電位Ｖｒｅｆ
と等しくなる。
アモードで動作しており、ＭＯＳトランジスタ３０のゲ
ート−ソース間電位差はそのしきい値電圧Ｖｔｈｎとな
る。したがって、基準電源Ｖｉｎｔは基準電位Ｖｒｅｆ
と等しくなる。
【０１３６】この実施の形態３の構成に従えば、内部電
源Ｖｉｎｔは、基準電位Ｖｒｅｆに等しくされ、内部高
電圧Ｖｐｐの電圧レベルには依存しない。したがって、
内部高電圧発生回路２０５からの内部高電圧Ｖｐｐの電
圧レベルを、この内部電源Ｖｉｎｔの電源レベルと独立
に所望の値に設定することができ、回路設計の自由度が
増加する。
源Ｖｉｎｔは、基準電位Ｖｒｅｆに等しくされ、内部高
電圧Ｖｐｐの電圧レベルには依存しない。したがって、
内部高電圧発生回路２０５からの内部高電圧Ｖｐｐの電
圧レベルを、この内部電源Ｖｉｎｔの電源レベルと独立
に所望の値に設定することができ、回路設計の自由度が
増加する。
【０１３７】また、内部電源Ｖｉｎｔは、その内部電源
電圧発生回路５５０に含まれるＭＯＳトランジスタのし
きい値電圧の影響を受けず、基準電位Ｖｒｅｆに等しく
される。基準電位Ｖｒｅｆは、基準電位発生回路２０３
に含まれる抵抗素子４０および４１と定電流源２０２が
供給する定電流Ｉｒにより実質的に決定される（より正
確にはＭＯＳトランジスタ３および１２のミラー電流の
大きさが影響する）。したがって、基準電位Ｖｒｅｆが
安定に一定電圧レベルに保持されれば、この内部電源電
圧発生回路５５０に含まれるＭＯＳトランジスタの製造
パラメータのバラツキによりしきい値電圧が変動して
も、その影響を受けることなく確実に所望の電圧レベル
の内部電源Ｖｉｎｔを生成することができる。
電圧発生回路５５０に含まれるＭＯＳトランジスタのし
きい値電圧の影響を受けず、基準電位Ｖｒｅｆに等しく
される。基準電位Ｖｒｅｆは、基準電位発生回路２０３
に含まれる抵抗素子４０および４１と定電流源２０２が
供給する定電流Ｉｒにより実質的に決定される（より正
確にはＭＯＳトランジスタ３および１２のミラー電流の
大きさが影響する）。したがって、基準電位Ｖｒｅｆが
安定に一定電圧レベルに保持されれば、この内部電源電
圧発生回路５５０に含まれるＭＯＳトランジスタの製造
パラメータのバラツキによりしきい値電圧が変動して
も、その影響を受けることなく確実に所望の電圧レベル
の内部電源Ｖｉｎｔを生成することができる。
【０１３８】また、基準電位Ｖｒｅｆが温度依存生がほ
とんどない場合には、この内部電源Ｖｒｅｆが、ＭＯＳ
トランジスタのしきい値電圧ＶｔｈｎおよびＶｔｈｐの
温度依存性の影響を受けることなく安定に所望の電圧レ
ベルに保持することができる。
とんどない場合には、この内部電源Ｖｒｅｆが、ＭＯＳ
トランジスタのしきい値電圧ＶｔｈｎおよびＶｔｈｐの
温度依存性の影響を受けることなく安定に所望の電圧レ
ベルに保持することができる。
【０１３９】内部回路動作時においては、内部回路動作
指示信号φＥがＬレベルとされ、ＭＯＳトランジスタ３
５３がオフ状態とされて、ノードＮｄ１０にチャージポ
ンプキャパシタ３５９により電荷が注入され、このトラ
ンジスタ３０のチャネル抵抗が小さくされて大きな電流
を内部へ供給するのは実施の形態１と同じである。この
ノードＮｄ１０の電位上昇時においては、ＭＯＳトラン
ジスタ３５２はそのゲート電位がＶｒｅｆ＋２・Ｖｔｈ
ｎに固定されているため、そのゲート−ソース間電位差
がしきい値電圧よりも小さくなるため確実にオフ状態と
され、応じてノードＮｄ１０へキャパシタ３５９から供
給される電荷は確実にドライブトランジスタ３０のゲー
ト電位上昇のためにのみ利用される。
指示信号φＥがＬレベルとされ、ＭＯＳトランジスタ３
５３がオフ状態とされて、ノードＮｄ１０にチャージポ
ンプキャパシタ３５９により電荷が注入され、このトラ
ンジスタ３０のチャネル抵抗が小さくされて大きな電流
を内部へ供給するのは実施の形態１と同じである。この
ノードＮｄ１０の電位上昇時においては、ＭＯＳトラン
ジスタ３５２はそのゲート電位がＶｒｅｆ＋２・Ｖｔｈ
ｎに固定されているため、そのゲート−ソース間電位差
がしきい値電圧よりも小さくなるため確実にオフ状態と
され、応じてノードＮｄ１０へキャパシタ３５９から供
給される電荷は確実にドライブトランジスタ３０のゲー
ト電位上昇のためにのみ利用される。
【０１４０】以上のように、この実施の形態３によれ
ば、内部電源発生回路は、内部高電圧Ｖｐｐを一方動作
電源電圧として動作して内部電源Ｖｉｎｔを生成してい
るため、内部電源のための専用の内部高電圧発生回路を
用いる必要がなく、消費電力を低減することができる。
ば、内部電源発生回路は、内部高電圧Ｖｐｐを一方動作
電源電圧として動作して内部電源Ｖｉｎｔを生成してい
るため、内部電源のための専用の内部高電圧発生回路を
用いる必要がなく、消費電力を低減することができる。
【０１４１】また、この微小電流を動作電流とするカレ
ントミラー型差動増幅回路で所望の電圧レベルの内部電
圧を生成し、この内部電圧に従って複数段（本実施例で
は２段）のソースフォロアモードで動作するＭＯＳトラ
ンジスタを介して内部電源Ｖｉｎｔを生成しているた
め、この内部電源Ｖｉｎｔを基準電位Ｖｒｅｆと等しく
することができ、この内部電源Ｖｉｎｔに対するＭＯＳ
トランジスタのしきい値電圧の及ぼす影響を排除するこ
とができ、製造パラメータおよび動作温度などの影響を
受けることなく安定に所望の電圧レベルの内部電源を生
成することができる。
ントミラー型差動増幅回路で所望の電圧レベルの内部電
圧を生成し、この内部電圧に従って複数段（本実施例で
は２段）のソースフォロアモードで動作するＭＯＳトラ
ンジスタを介して内部電源Ｖｉｎｔを生成しているた
め、この内部電源Ｖｉｎｔを基準電位Ｖｒｅｆと等しく
することができ、この内部電源Ｖｉｎｔに対するＭＯＳ
トランジスタのしきい値電圧の及ぼす影響を排除するこ
とができ、製造パラメータおよび動作温度などの影響を
受けることなく安定に所望の電圧レベルの内部電源を生
成することができる。
【０１４２】また、内部高電圧Ｖｐｐと内部電源Ｖｉｎ
ｔの電圧レベルは相互に独立とすることができるため、
内部高電圧Ｖｐｐの電圧レベルを所望の電圧レベルに設
定することができ、内部高電圧発生回路の設計の自由度
が高くなるとともに、適当な内部高電圧を発生する内部
高電圧発生回路から、必要とされる電圧レベルの内部電
源を容易に生成することができる。
ｔの電圧レベルは相互に独立とすることができるため、
内部高電圧Ｖｐｐの電圧レベルを所望の電圧レベルに設
定することができ、内部高電圧発生回路の設計の自由度
が高くなるとともに、適当な内部高電圧を発生する内部
高電圧発生回路から、必要とされる電圧レベルの内部電
源を容易に生成することができる。
【０１４３】また内部回路動作時においては、ドライブ
トランジスタのゲート電位を高くしているため、内部回
路動作時においてそのドライブトランジスタのチャネル
抵抗による電圧降下を小さくすることができ、応じて内
部電源Ｖｉｎｔの電圧レベル低下を抑制することがで
き、応じて安定な電圧レベルの内部電源を内部回路へ供
給することができ、内部回路を高速かつ安定に動作させ
ることができる。
トランジスタのゲート電位を高くしているため、内部回
路動作時においてそのドライブトランジスタのチャネル
抵抗による電圧降下を小さくすることができ、応じて内
部電源Ｖｉｎｔの電圧レベル低下を抑制することがで
き、応じて安定な電圧レベルの内部電源を内部回路へ供
給することができ、内部回路を高速かつ安定に動作させ
ることができる。
【０１４４】［実施の形態４］図１２は、この発明の実
施の形態４の半導体記憶装置の要部の構成を示す図であ
る。この図１２に示す実施の形態４においては、データ
入出力回路に含まれる出力回路部分に対し、この発明の
実施の形態４に従う電源回路が設けられる。この電源回
路の構成について説明する前に、半導体記憶装置のデー
タ入出力部分の構成について概略的に説明する。
施の形態４の半導体記憶装置の要部の構成を示す図であ
る。この図１２に示す実施の形態４においては、データ
入出力回路に含まれる出力回路部分に対し、この発明の
実施の形態４に従う電源回路が設けられる。この電源回
路の構成について説明する前に、半導体記憶装置のデー
タ入出力部分の構成について概略的に説明する。
【０１４５】図１２においては、図１に示すリード／ラ
イトアンプ９９および入出力回路１００の構成が示され
る。リード／ライトアンプ９９は、入出力データ線Ｉ／
ＯおよびＺＩ／Ｏ上の相補データを差動増幅して内部読
出データを生成するカレントミラー型差動増幅回路で構
成される読出アンプＰＡと、書込データ線ＷＤ上のデー
タから相補内部書込データを生成する書込アンプＷＢを
含む。読出アンプＰＡは、カレントミラー回路を構成す
るｐチャネルＭＯＳトランジスタ１２０および１２１
と、入出力データ線Ｉ／ＯおよびＺＩ／Ｏ上の信号電位
を比較するｎチャネルＭＯＳトランジスタ１２４および
１２５を含む。ＭＯＳトランジスタ１２０はカレントミ
ラー回路のマスタ段を構成し、ＭＯＳトランジスタ１２
１のドレインから出力される信号がインバータ１２８を
介して読出データ線ＲＤ上に伝達される。
イトアンプ９９および入出力回路１００の構成が示され
る。リード／ライトアンプ９９は、入出力データ線Ｉ／
ＯおよびＺＩ／Ｏ上の相補データを差動増幅して内部読
出データを生成するカレントミラー型差動増幅回路で構
成される読出アンプＰＡと、書込データ線ＷＤ上のデー
タから相補内部書込データを生成する書込アンプＷＢを
含む。読出アンプＰＡは、カレントミラー回路を構成す
るｐチャネルＭＯＳトランジスタ１２０および１２１
と、入出力データ線Ｉ／ＯおよびＺＩ／Ｏ上の信号電位
を比較するｎチャネルＭＯＳトランジスタ１２４および
１２５を含む。ＭＯＳトランジスタ１２０はカレントミ
ラー回路のマスタ段を構成し、ＭＯＳトランジスタ１２
１のドレインから出力される信号がインバータ１２８を
介して読出データ線ＲＤ上に伝達される。
【０１４６】書込アンプＷＢは、書込データ線ＷＤ上の
電位を反転するインバータ１３１と、書込活性化信号Ｗ
ＢＥと書込データ線ＷＤ上の書込データとを受けるＮＡ
ＮＤ回路１３２と、インバータ１３１の出力信号と書込
活性化信号ＷＢＥとを受けるＮＡＮＤ回路１３３と、Ｎ
ＡＮＤ回路１３２および１３３の出力信号をそれぞれ反
転するインバータ１２９および１３０と、ＮＡＮＤ回路
１３３の出力信号に応答して入出力データ線ＺＩ／Ｏを
内部電源Ｖｉｎｔレベルに充電するｐチャネルＭＯＳト
ランジスタ１２２と、ＮＡＮＤ回路１３２の出力信号に
応答して入出力データ線Ｉ／Ｏを内部電源Ｖｉｎｔレベ
ルに充電するｐチャネルＭＯＳトランジスタ１２３と、
インバータ１２９の出力信号に応答して入出力データ線
ＺＩ／Ｏを接地電位レベルへ放電するｎチャネルＭＯＳ
トランジスタ１２６と、インバータ１３０の出力信号に
応答して入出力データ線Ｉ／Ｏを接地電位レベルへ放電
するｎチャネルＭＯＳトランジスタ１２７を含む。
電位を反転するインバータ１３１と、書込活性化信号Ｗ
ＢＥと書込データ線ＷＤ上の書込データとを受けるＮＡ
ＮＤ回路１３２と、インバータ１３１の出力信号と書込
活性化信号ＷＢＥとを受けるＮＡＮＤ回路１３３と、Ｎ
ＡＮＤ回路１３２および１３３の出力信号をそれぞれ反
転するインバータ１２９および１３０と、ＮＡＮＤ回路
１３３の出力信号に応答して入出力データ線ＺＩ／Ｏを
内部電源Ｖｉｎｔレベルに充電するｐチャネルＭＯＳト
ランジスタ１２２と、ＮＡＮＤ回路１３２の出力信号に
応答して入出力データ線Ｉ／Ｏを内部電源Ｖｉｎｔレベ
ルに充電するｐチャネルＭＯＳトランジスタ１２３と、
インバータ１２９の出力信号に応答して入出力データ線
ＺＩ／Ｏを接地電位レベルへ放電するｎチャネルＭＯＳ
トランジスタ１２６と、インバータ１３０の出力信号に
応答して入出力データ線Ｉ／Ｏを接地電位レベルへ放電
するｎチャネルＭＯＳトランジスタ１２７を含む。
【０１４７】データ読出時において、読出アンプＰＡが
常時動作しており、この入出力データ線Ｉ／ＯおよびＺ
Ｉ／Ｏ上に読出された信号電位が差動的に増幅されてイ
ンバータ１２８へ与えられる。この読出アンプＰＡは内
部電源Ｖｉｎｔを一方動作電源電圧として動作してお
り、インバータ１２８から読出データ線ＲＤ上に伝達さ
れる内部読出データは内部電源Ｖｉｎｔまたは接地電位
レベルのいずれかにある。データ読出時においては、書
込活性化信号ＷＢＥがＬレベルであり、ＮＡＮＤ回路１
２２および１３３の出力信号はＨレベルであり、応じて
インバータ１２９および１３０の出力信号はＬレベルで
ある。したがってＭＯＳトランジスタ１２２、１２３、
１２６および１２７はすべてオフ状態であり、書込デー
タ線ＷＤ上の電位が入出力データ線Ｉ／ＯおよびＺＩ／
Ｏへ伝達されるのは禁止される。
常時動作しており、この入出力データ線Ｉ／ＯおよびＺ
Ｉ／Ｏ上に読出された信号電位が差動的に増幅されてイ
ンバータ１２８へ与えられる。この読出アンプＰＡは内
部電源Ｖｉｎｔを一方動作電源電圧として動作してお
り、インバータ１２８から読出データ線ＲＤ上に伝達さ
れる内部読出データは内部電源Ｖｉｎｔまたは接地電位
レベルのいずれかにある。データ読出時においては、書
込活性化信号ＷＢＥがＬレベルであり、ＮＡＮＤ回路１
２２および１３３の出力信号はＨレベルであり、応じて
インバータ１２９および１３０の出力信号はＬレベルで
ある。したがってＭＯＳトランジスタ１２２、１２３、
１２６および１２７はすべてオフ状態であり、書込デー
タ線ＷＤ上の電位が入出力データ線Ｉ／ＯおよびＺＩ／
Ｏへ伝達されるのは禁止される。
【０１４８】データ書込時においては書込活性化信号Ｗ
ＢＥがＨレベルとされ、ＮＡＮＤ回路１３２および１３
３がインバータとして機能する。これにより、書込デー
タ線ＷＤ上に伝達された内部書込データに対応する相補
書込データが生成される。今、ＮＡＮＤ回路１３２の出
力信号がＨレベルであり、ＮＡＮＤ回路１３３の出力信
号がＬレベルであるとする。この状態においては、ＭＯ
Ｓトランジスタ１２３および１２６がオフ状態とされ、
ＭＯＳトランジスタ１２２および１２７がオン状態とさ
れる。したがって入出力データ線ＺＩ／Ｏが内部電源Ｖ
ｉｎｔレベルに充電され、入出力データ線Ｉ／Ｏが接地
電位レベルに放電される。
ＢＥがＨレベルとされ、ＮＡＮＤ回路１３２および１３
３がインバータとして機能する。これにより、書込デー
タ線ＷＤ上に伝達された内部書込データに対応する相補
書込データが生成される。今、ＮＡＮＤ回路１３２の出
力信号がＨレベルであり、ＮＡＮＤ回路１３３の出力信
号がＬレベルであるとする。この状態においては、ＭＯ
Ｓトランジスタ１２３および１２６がオフ状態とされ、
ＭＯＳトランジスタ１２２および１２７がオン状態とさ
れる。したがって入出力データ線ＺＩ／Ｏが内部電源Ｖ
ｉｎｔレベルに充電され、入出力データ線Ｉ／Ｏが接地
電位レベルに放電される。
【０１４９】入出力回路１００のデータ出力部は、電源
電圧ＶｃｃレベルのＨレベルの信号を出力する経路と、
接地電位レベルのＬレベルの信号を出力する経路とを含
む。Ｈレベルの信号を出力する経路は、読出データ線Ｒ
Ｄ上の信号と読出指示信号φＯを受けるＮＡＮＤ回路７
１と、ＮＡＮＤ回路７１の出力ノードＮａ１からの信号
を受けるインバータ６９と、インバータ６９の出力信号
に従ってチャージポンプ動作により電荷をノードＮａ３
へ伝達するキャパシタ８７と、内部電源ノードＩＶとノ
ードＮａ３の間に接続されるダイオード接続されたｎチ
ャネルＭＯＳトランジスタ７８と、外部電源ノードＥＶ
と出力ノードＮａ４との間に接続されるｎチャネルＭＯ
Ｓトランジスタ８４と、ノードＮａ３とＭＯＳトランジ
スタ８０のゲートとの間に接続されかつそのゲートがノ
ードＮａ１に接続されるｐチャネルＭＯＳトランジスタ
７４と、ＭＯＳトランジスタ８４のゲートと接地ノード
との間に接続されかつそのゲートがノードＮａ１に接続
されるｎチャネルＭＯＳトランジスタ７９を含む。
電圧ＶｃｃレベルのＨレベルの信号を出力する経路と、
接地電位レベルのＬレベルの信号を出力する経路とを含
む。Ｈレベルの信号を出力する経路は、読出データ線Ｒ
Ｄ上の信号と読出指示信号φＯを受けるＮＡＮＤ回路７
１と、ＮＡＮＤ回路７１の出力ノードＮａ１からの信号
を受けるインバータ６９と、インバータ６９の出力信号
に従ってチャージポンプ動作により電荷をノードＮａ３
へ伝達するキャパシタ８７と、内部電源ノードＩＶとノ
ードＮａ３の間に接続されるダイオード接続されたｎチ
ャネルＭＯＳトランジスタ７８と、外部電源ノードＥＶ
と出力ノードＮａ４との間に接続されるｎチャネルＭＯ
Ｓトランジスタ８４と、ノードＮａ３とＭＯＳトランジ
スタ８０のゲートとの間に接続されかつそのゲートがノ
ードＮａ１に接続されるｐチャネルＭＯＳトランジスタ
７４と、ＭＯＳトランジスタ８４のゲートと接地ノード
との間に接続されかつそのゲートがノードＮａ１に接続
されるｎチャネルＭＯＳトランジスタ７９を含む。
【０１５０】ノードＮａ３は、Ｖｉｎｔ−Ｖｔｈｎの電
圧レベルにクランプされる。ノードＮａ１の電位レベル
がＬレベルのとき、インバータ６９の出力信号がＨレベ
ルとなり、ノードＮａ３の電位が、キャパシタ８７のチ
ャージポンプ動作により２・Ｖｉｎｔ−Ｖｔｈｎレベル
とされる。このノードＮａ３上の電位が出力部のＭＯＳ
トランジスタ８４のゲートへ伝達される。これにより、
外部電源ノードＥＶから出力ノードＮａ４へ電源電圧Ｖ
ｃｃレベルの電圧が伝達される。
圧レベルにクランプされる。ノードＮａ１の電位レベル
がＬレベルのとき、インバータ６９の出力信号がＨレベ
ルとなり、ノードＮａ３の電位が、キャパシタ８７のチ
ャージポンプ動作により２・Ｖｉｎｔ−Ｖｔｈｎレベル
とされる。このノードＮａ３上の電位が出力部のＭＯＳ
トランジスタ８４のゲートへ伝達される。これにより、
外部電源ノードＥＶから出力ノードＮａ４へ電源電圧Ｖ
ｃｃレベルの電圧が伝達される。
【０１５１】ノードＮａ１上の電圧レベルがＨレベルの
とき、インバータ６９の出力信号はＬレベルとなり、ノ
ードＮａ３上の電位レベルは、ＭＯＳトランジスタ７８
によりＶｉｎｔ−Ｖｔｈｎレベルに保持される。このノ
ードＮａ１上のＨレベルの信号は内部電源Ｖｉｎｔレベ
ルの信号であり、ＭＯＳトランジスタ７４がオフ状態と
され、ＭＯＳトランジスタ７９がオン状態とされる。こ
れにより、出力部のＭＯＳトランジスタ８４のゲート電
位が接地電位レベルとなり、ＭＯＳトランジスタ８４は
オフ状態とされる。
とき、インバータ６９の出力信号はＬレベルとなり、ノ
ードＮａ３上の電位レベルは、ＭＯＳトランジスタ７８
によりＶｉｎｔ−Ｖｔｈｎレベルに保持される。このノ
ードＮａ１上のＨレベルの信号は内部電源Ｖｉｎｔレベ
ルの信号であり、ＭＯＳトランジスタ７４がオフ状態と
され、ＭＯＳトランジスタ７９がオン状態とされる。こ
れにより、出力部のＭＯＳトランジスタ８４のゲート電
位が接地電位レベルとなり、ＭＯＳトランジスタ８４は
オフ状態とされる。
【０１５２】Ｌレベル信号出力経路は、読出データ線Ｒ
Ｄ上の信号を受けるインバータ６８と、インバータ６８
の出力信号と読出指示信号φＯを受けるＮＡＮＤ回路７
２と、外部電源ＥＶとノードＮａ１の間に接続され、そ
のゲートがノードＮａ２に接続されるｐチャネルＭＯＳ
トランジスタ７６と、ノードＮａ１と接地ノードとの間
に接続されかつそのゲートにＮＡＮＤ回路７２の出力信
号を受けるｎチャネルＭＯＳトランジスタ８６と、電源
ノードＥＶとノードＮａ２との間に接続されかつそのゲ
ートがノードＮａ１に接続されるｐチャネルＭＯＳトラ
ンジスタ７７と、ノードＮａ２と接地ノードとの間に直
列に接続されるｎチャネルＭＯＳトランジスタ８０およ
び８１を含む。ＭＯＳトランジスタ８０は、そのゲート
にインバータ６８が出力信号を受け、ＭＯＳトランジス
タ８１はそのゲートに出力指示信号φＯを受ける。
Ｄ上の信号を受けるインバータ６８と、インバータ６８
の出力信号と読出指示信号φＯを受けるＮＡＮＤ回路７
２と、外部電源ＥＶとノードＮａ１の間に接続され、そ
のゲートがノードＮａ２に接続されるｐチャネルＭＯＳ
トランジスタ７６と、ノードＮａ１と接地ノードとの間
に接続されかつそのゲートにＮＡＮＤ回路７２の出力信
号を受けるｎチャネルＭＯＳトランジスタ８６と、電源
ノードＥＶとノードＮａ２との間に接続されかつそのゲ
ートがノードＮａ１に接続されるｐチャネルＭＯＳトラ
ンジスタ７７と、ノードＮａ２と接地ノードとの間に直
列に接続されるｎチャネルＭＯＳトランジスタ８０およ
び８１を含む。ＭＯＳトランジスタ８０は、そのゲート
にインバータ６８が出力信号を受け、ＭＯＳトランジス
タ８１はそのゲートに出力指示信号φＯを受ける。
【０１５３】出力指示信号φＯがＬレベルにあり、非活
性状態のとき、ＭＯＳトランジスタ８１がオフ状態とさ
れ、またＮＡＮＤ回路７２の出力信号がＨレベルとされ
る。この状態においては、ＭＯＳトランジスタ８６がオ
ン状態とされ、応じてノードＮａ１の電位が接地電位レ
ベルへ低下し、ＭＯＳトランジスタ７７がオン状態とな
り、ノードＮａ２は、電源電圧Ｖｃｃレベルに充電され
る。データ読出時すなわち読出指示信号φＯがＨレベル
のとき、ＭＯＳトランジスタ８１がオン状態とされる。
ＮＡＮＤ回路７２がインバータとして機能するため、Ｍ
ＯＳトランジスタ８０および８６の一方がオン状態とな
り、他方がオフ状態とされる。ＮＡＮＤ回路７２の出力
信号がＬレベルのときには、ＭＯＳトランジスタ８０が
オン状態とされるため、ノードＮａ２が接地電位レベル
へ放電され、応じてＭＯＳトランジスタ７６がオン状態
となり、ノードＮａ１が電源電圧Ｖｃｃレベルに充電さ
れる。すなわちこのＭＯＳトランジスタ７６、７７、８
０、８１および８６ならびにＮＡＮＤ回路７２は、イン
バータ６８からのＬレベルの内部読出データを電源電圧
Ｖｃｃレベルに変換してノードＮａ２へ出力するレベル
変換機能を有する。
性状態のとき、ＭＯＳトランジスタ８１がオフ状態とさ
れ、またＮＡＮＤ回路７２の出力信号がＨレベルとされ
る。この状態においては、ＭＯＳトランジスタ８６がオ
ン状態とされ、応じてノードＮａ１の電位が接地電位レ
ベルへ低下し、ＭＯＳトランジスタ７７がオン状態とな
り、ノードＮａ２は、電源電圧Ｖｃｃレベルに充電され
る。データ読出時すなわち読出指示信号φＯがＨレベル
のとき、ＭＯＳトランジスタ８１がオン状態とされる。
ＮＡＮＤ回路７２がインバータとして機能するため、Ｍ
ＯＳトランジスタ８０および８６の一方がオン状態とな
り、他方がオフ状態とされる。ＮＡＮＤ回路７２の出力
信号がＬレベルのときには、ＭＯＳトランジスタ８０が
オン状態とされるため、ノードＮａ２が接地電位レベル
へ放電され、応じてＭＯＳトランジスタ７６がオン状態
となり、ノードＮａ１が電源電圧Ｖｃｃレベルに充電さ
れる。すなわちこのＭＯＳトランジスタ７６、７７、８
０、８１および８６ならびにＮＡＮＤ回路７２は、イン
バータ６８からのＬレベルの内部読出データを電源電圧
Ｖｃｃレベルに変換してノードＮａ２へ出力するレベル
変換機能を有する。
【０１５４】このＬレベル信号出力系路は、さらに、外
部電源ノードＥＶとノードＮａ３の間に接続され、かつ
そのゲートが高電圧印加ノードＰＶに接続されるｎチャ
ネルＭＯＳトランジスタで構成される電源回路８５と、
ノードＮａ３とノードＮａ４との間に接続され、かつそ
のゲートがノードＮａ２に接続されるｐチャネルＭＯＳ
トランジスタ７５と、ノードＮａ４と接地ノードとの間
に接続され、かつそのゲートがノードＮａ２に接続され
るｎチャネルＭＯＳトランジスタ８２と、出力ノードＮ
ａ４と接地ノードとの間に接続され、かつそのゲートが
ノードＮａ４に接続されるｎチャネルＭＯＳトランジス
タ７３を含む。
部電源ノードＥＶとノードＮａ３の間に接続され、かつ
そのゲートが高電圧印加ノードＰＶに接続されるｎチャ
ネルＭＯＳトランジスタで構成される電源回路８５と、
ノードＮａ３とノードＮａ４との間に接続され、かつそ
のゲートがノードＮａ２に接続されるｐチャネルＭＯＳ
トランジスタ７５と、ノードＮａ４と接地ノードとの間
に接続され、かつそのゲートがノードＮａ２に接続され
るｎチャネルＭＯＳトランジスタ８２と、出力ノードＮ
ａ４と接地ノードとの間に接続され、かつそのゲートが
ノードＮａ４に接続されるｎチャネルＭＯＳトランジス
タ７３を含む。
【０１５５】ノードＮａ３上の電圧Ｖｉｎｔ２は、電源
回路８５に含まれるＭＯＳトランジスタにより、Ｖｐｐ
−Ｖｔｈｎ（８５）に充電される。内部電源Ｖｉｎｔ
は、実施の形態１の回路によりＶｐｐ−２・Ｖｔｈｎの
レベルにある。したがって、このノードＮａ３上の電源
Ｖｉｎｔ２は、図４に示すように、内部電源Ｖｉｎｔよ
りも高い電圧レベルに設定される。ノードＮａ２がＬレ
ベルのとき、ＭＯＳトランジスタ７５がオン状態とさ
れ、ノードＮａ４へこの電源Ｖｉｎｔ２が伝達される。
回路８５に含まれるＭＯＳトランジスタにより、Ｖｐｐ
−Ｖｔｈｎ（８５）に充電される。内部電源Ｖｉｎｔ
は、実施の形態１の回路によりＶｐｐ−２・Ｖｔｈｎの
レベルにある。したがって、このノードＮａ３上の電源
Ｖｉｎｔ２は、図４に示すように、内部電源Ｖｉｎｔよ
りも高い電圧レベルに設定される。ノードＮａ２がＬレ
ベルのとき、ＭＯＳトランジスタ７５がオン状態とさ
れ、ノードＮａ４へこの電源Ｖｉｎｔ２が伝達される。
【０１５６】したがって、ＭＯＳトランジスタ８３は、
内部電源Ｖｉｎｔよりも高い電源Ｖｉｎｔ２をゲートに
受けて動作するため、大きな電流駆動力を持って出力ノ
ードＮａ４を接地電位レベルへ放電することができる。
このＭＯＳトランジスタ８３の駆動力を大きくするため
にチャネル幅を大きくする必要がなく、応じて出力ノー
ドＮａ４に付随する寄生容量を小さくすることができ、
高速で出力ノードＮａ４を放電することができる。
内部電源Ｖｉｎｔよりも高い電源Ｖｉｎｔ２をゲートに
受けて動作するため、大きな電流駆動力を持って出力ノ
ードＮａ４を接地電位レベルへ放電することができる。
このＭＯＳトランジスタ８３の駆動力を大きくするため
にチャネル幅を大きくする必要がなく、応じて出力ノー
ドＮａ４に付随する寄生容量を小さくすることができ、
高速で出力ノードＮａ４を放電することができる。
【０１５７】外部電源電圧Ｖｃｃの保証動作電圧は３．
０Ｖないし３．６Ｖの範囲である。したがって電源電圧
Ｖｃｃ＝３Ｖで所望の電流駆動力が得られるようにＭＯ
Ｓトランジスタ８３のチャネル幅を設定した場合、外部
電源電圧Ｖｃｃが３．６Ｖとなった場合、そのＭＯＳト
ランジスタ８３の電流駆動力が大きくなり、出力ノード
Ｎａ４においてリンギングなどのノイズが発生するおそ
れが生じる。しかしながら、この図１２に示すように、
電源回路８５により、ＭＯＳトランジスタ８３のゲート
へ与えられる電源Ｖｉｎｔ２を外部電源電圧Ｖｃｃより
も低くした場合、このようなリンギングなどのノイズの
発生を確実に抑制することができる。たとえば、Ｖｐｐ
＝３．６Ｖ、Ｖｉｎｔ＝２Ｖ、およびＶｉｎｔ２＝２．
８Ｖに設定した場合、図４に示すように、保証動作電圧
Ｖｃｃ＝３．０Ｖ〜３．６Ｖの範囲内で、電源電圧Ｖｉ
ｎｔ２は、２．８Ｖで一定である。したがって、ＭＯＳ
トランジスタ８３は、Ｖｉｎｔ２＝２．８Ｖのときに所
望の電流駆動力が得られるようにそのチャネル幅を設定
すれば、外部電源電圧Ｖｃｃの変動にかかわらず、一定
の電流駆動力を持って出力ノードＮａ４を放電すること
ができ、リンギングなどのノイズ発生を確実に防止する
ことができる。また、この内部高電圧Ｖｐｐは、先の実
施の形態１ないし３と同様、ワード線選択などのために
利用される内部高電圧を利用している。しかしながら、
この内部高電圧Ｖｐｐは、電源回路８５に含まれるＭＯ
Ｓトランジスタのゲートへ与えられているだけであり、
その内部高電圧供給ノードＰＶを放電する経路は存在し
ない。したがってその内部高電圧発生回路からの内部高
電圧Ｖｐｐを消費しないため、このような電源回路８５
により内部電源Ｖｉｎｔ２を形成しても、内部高電圧発
生回路の消費電力は何ら増加しない。したがって、低消
費電力で高速でデータを出力することのできるデータ出
力回路を得ることができる。
０Ｖないし３．６Ｖの範囲である。したがって電源電圧
Ｖｃｃ＝３Ｖで所望の電流駆動力が得られるようにＭＯ
Ｓトランジスタ８３のチャネル幅を設定した場合、外部
電源電圧Ｖｃｃが３．６Ｖとなった場合、そのＭＯＳト
ランジスタ８３の電流駆動力が大きくなり、出力ノード
Ｎａ４においてリンギングなどのノイズが発生するおそ
れが生じる。しかしながら、この図１２に示すように、
電源回路８５により、ＭＯＳトランジスタ８３のゲート
へ与えられる電源Ｖｉｎｔ２を外部電源電圧Ｖｃｃより
も低くした場合、このようなリンギングなどのノイズの
発生を確実に抑制することができる。たとえば、Ｖｐｐ
＝３．６Ｖ、Ｖｉｎｔ＝２Ｖ、およびＶｉｎｔ２＝２．
８Ｖに設定した場合、図４に示すように、保証動作電圧
Ｖｃｃ＝３．０Ｖ〜３．６Ｖの範囲内で、電源電圧Ｖｉ
ｎｔ２は、２．８Ｖで一定である。したがって、ＭＯＳ
トランジスタ８３は、Ｖｉｎｔ２＝２．８Ｖのときに所
望の電流駆動力が得られるようにそのチャネル幅を設定
すれば、外部電源電圧Ｖｃｃの変動にかかわらず、一定
の電流駆動力を持って出力ノードＮａ４を放電すること
ができ、リンギングなどのノイズ発生を確実に防止する
ことができる。また、この内部高電圧Ｖｐｐは、先の実
施の形態１ないし３と同様、ワード線選択などのために
利用される内部高電圧を利用している。しかしながら、
この内部高電圧Ｖｐｐは、電源回路８５に含まれるＭＯ
Ｓトランジスタのゲートへ与えられているだけであり、
その内部高電圧供給ノードＰＶを放電する経路は存在し
ない。したがってその内部高電圧発生回路からの内部高
電圧Ｖｐｐを消費しないため、このような電源回路８５
により内部電源Ｖｉｎｔ２を形成しても、内部高電圧発
生回路の消費電力は何ら増加しない。したがって、低消
費電力で高速でデータを出力することのできるデータ出
力回路を得ることができる。
【０１５８】入出力回路１００のデータ入力部は、入出
力ノードＮａ４上の信号とデータ書込指示信号φＩを受
けるＮＡＮＤ回路７３と、ＮＡＮＤ回路７３の出力信号
を反転して書込データ線ＷＤへ伝達するインバータ７０
を含む。このＮＡＮＤ回路７３は、入出力ノードＮａ４
上の信号電位を受けている。すなわち出力ノードＮａ４
はまたデータ入力ノードとしても機能する。したがっ
て、ＭＯＳトランジスタ８３のチャネル幅が小さく、そ
の寄生容量が小さい場合、データ入出力ノードＮａ４の
寄生容量が小さくされる。したがって外部装置が、デー
タ書込時において高速でこのノードＮａ４を充放電する
ことができ、高速でデータの書込みを行なうことができ
る。
力ノードＮａ４上の信号とデータ書込指示信号φＩを受
けるＮＡＮＤ回路７３と、ＮＡＮＤ回路７３の出力信号
を反転して書込データ線ＷＤへ伝達するインバータ７０
を含む。このＮＡＮＤ回路７３は、入出力ノードＮａ４
上の信号電位を受けている。すなわち出力ノードＮａ４
はまたデータ入力ノードとしても機能する。したがっ
て、ＭＯＳトランジスタ８３のチャネル幅が小さく、そ
の寄生容量が小さい場合、データ入出力ノードＮａ４の
寄生容量が小さくされる。したがって外部装置が、デー
タ書込時において高速でこのノードＮａ４を充放電する
ことができ、高速でデータの書込みを行なうことができ
る。
【０１５９】これにより、高速かつ低消費電力でデータ
の入出力を行なうことのできる半導体記憶装置を得るこ
とができる。
の入出力を行なうことのできる半導体記憶装置を得るこ
とができる。
【０１６０】以上のように、この実施の形態４に従え
ば、内部の回路で利用される内部電源Ｖｉｎｔと外部電
源電圧Ｖｃｃの間のレベルの内部電圧を内部高電圧から
ソースフォロア態様で生成して、データ入出力ノード放
電のためのＭＯＳトランジスタのゲートへ印加している
ため、データ入出力ノードの寄生容量を大きくすること
なく、高速でデータの入出力を行なうことができる。ま
た内部高電圧をソースフォロアモードで伝達してこの第
２の内部電源Ｖｉｎｔ２を生成しているため、内部高電
圧が何ら消費されず、消費電流の増加は生じない。これ
により、低消費電流で高速で動作する半導体記憶装置を
実現することができる。
ば、内部の回路で利用される内部電源Ｖｉｎｔと外部電
源電圧Ｖｃｃの間のレベルの内部電圧を内部高電圧から
ソースフォロア態様で生成して、データ入出力ノード放
電のためのＭＯＳトランジスタのゲートへ印加している
ため、データ入出力ノードの寄生容量を大きくすること
なく、高速でデータの入出力を行なうことができる。ま
た内部高電圧をソースフォロアモードで伝達してこの第
２の内部電源Ｖｉｎｔ２を生成しているため、内部高電
圧が何ら消費されず、消費電流の増加は生じない。これ
により、低消費電流で高速で動作する半導体記憶装置を
実現することができる。
【０１６１】なお、この実施の形態４においては、デー
タ入出力が同じノードＮａ４を介して行なわれている。
しかしながら、このデータ入力を行なうノードとデータ
出力を行なうノードは別々に設けられていても同様の効
果を得ることができる。
タ入出力が同じノードＮａ４を介して行なわれている。
しかしながら、このデータ入力を行なうノードとデータ
出力を行なうノードは別々に設けられていても同様の効
果を得ることができる。
【０１６２】［他への適用用途］図１３はこの発明が適
用される半導体記憶装置の他の構成を示す図である。図
１３に示す半導体記憶装置においては、センス・ＩＯ回
路３０４は、メモリセルアレイ３０３に対してのみ設け
られる。メモリセルアレイ３０３は、行列状に配置され
るメモリセルＭＣと、各メモリセル列に対応して配置さ
れる複数のビット線対ＢＬ，／ＢＬおよびメモリセル行
それぞれに対して設けられるワード線ＷＬを含む。図１
３においては、１本のワード線ＷＬと１対のビット線Ｂ
Ｌ，／ＢＬと、ビット線ＢＬとワード線ＷＬの交差部に
対応して配置されるメモリセルＭＣを代表的に示す。メ
モリセルＭＣは、キャパシタ３０９と、ワード線ＷＬ上
の電位に応答してキャパシタ３０９をビット線ＢＬへ接
続するアクセストランジスタ３１２を含む。センス・Ｉ
Ｏ回路３０４は、ビット線対ＢＬ，／ＢＬそれぞれに対
して設けられるセンスアンプ３０７と、ビット線対それ
ぞれに対して設けられ、列デコーダ３１７からの列選択
信号ＣＳＬに従って対応のビット線対を入出力データ線
Ｉ／Ｏ，ＺＩ／Ｏへ出力する列選択ゲート３１５および
３１６を含む。
用される半導体記憶装置の他の構成を示す図である。図
１３に示す半導体記憶装置においては、センス・ＩＯ回
路３０４は、メモリセルアレイ３０３に対してのみ設け
られる。メモリセルアレイ３０３は、行列状に配置され
るメモリセルＭＣと、各メモリセル列に対応して配置さ
れる複数のビット線対ＢＬ，／ＢＬおよびメモリセル行
それぞれに対して設けられるワード線ＷＬを含む。図１
３においては、１本のワード線ＷＬと１対のビット線Ｂ
Ｌ，／ＢＬと、ビット線ＢＬとワード線ＷＬの交差部に
対応して配置されるメモリセルＭＣを代表的に示す。メ
モリセルＭＣは、キャパシタ３０９と、ワード線ＷＬ上
の電位に応答してキャパシタ３０９をビット線ＢＬへ接
続するアクセストランジスタ３１２を含む。センス・Ｉ
Ｏ回路３０４は、ビット線対ＢＬ，／ＢＬそれぞれに対
して設けられるセンスアンプ３０７と、ビット線対それ
ぞれに対して設けられ、列デコーダ３１７からの列選択
信号ＣＳＬに従って対応のビット線対を入出力データ線
Ｉ／Ｏ，ＺＩ／Ｏへ出力する列選択ゲート３１５および
３１６を含む。
【０１６３】この半導体記憶装置は、さらに、図示しな
い行アドレス信号をデコードして行指定信号を生成する
行デコーダ３０１と、行デコーダ３０１からの行指定信
号に従って、対応のワード線ＷＬ上にワード線駆動信号
を伝達するワード線ドライバ３０２と、ワード線ドライ
バ３０２が伝達する高電圧を生成するワード線ドライブ
電位発生回路３００を含む。ワード線ドライバ３０２
は、ワード線ＷＬそれぞれに対応して設けられ、行デコ
ーダ３０１の対応の出力信号を受けるデカップリングト
ランジスタ３１４と、デカップリングトランジスタ３１
４を介して伝達される信号に応答して導通し、対応のワ
ード線ＷＬへ駆動信号ＲＸを伝達するＭＯＳトランジス
タ３１３を含む。このＭＯＳトランジスタ３１３および
３１４はワード線ドライブ回路を構成し、各ワード線に
対して設けられる。
い行アドレス信号をデコードして行指定信号を生成する
行デコーダ３０１と、行デコーダ３０１からの行指定信
号に従って、対応のワード線ＷＬ上にワード線駆動信号
を伝達するワード線ドライバ３０２と、ワード線ドライ
バ３０２が伝達する高電圧を生成するワード線ドライブ
電位発生回路３００を含む。ワード線ドライバ３０２
は、ワード線ＷＬそれぞれに対応して設けられ、行デコ
ーダ３０１の対応の出力信号を受けるデカップリングト
ランジスタ３１４と、デカップリングトランジスタ３１
４を介して伝達される信号に応答して導通し、対応のワ
ード線ＷＬへ駆動信号ＲＸを伝達するＭＯＳトランジス
タ３１３を含む。このＭＯＳトランジスタ３１３および
３１４はワード線ドライブ回路を構成し、各ワード線に
対して設けられる。
【０１６４】ワード線ドライブ電位発生回路３００は、
ロウアドレスストローブ信号／ＲＡＳを受けるインバー
タ３０５と、インバータ３０５の出力信号を受けるイン
バータ３０６と、内部高電圧Ｖｐｐを一方動作電源電圧
として動作し、かつインバータ３０６の出力信号を反転
してワード線駆動信号ＲＸを生成するＣＭＯＳインバー
タを含む。このＣＭＯＳインバータは、ｐチャネルＭＯ
Ｓトランジスタ３１８およびｎチャネルＭＯＳトランジ
スタ３１１を含む。ｐチャネルＭＯＳトランジスタ３１
９は、ワード線駆動信号ＲＸがＬレベルのとき導通し、
ＭＯＳトランジスタ３１８のゲートへ内部高電圧Ｖｐｐ
を伝達してＭＯＳトランジスタ３１９をオフ状態とす
る。
ロウアドレスストローブ信号／ＲＡＳを受けるインバー
タ３０５と、インバータ３０５の出力信号を受けるイン
バータ３０６と、内部高電圧Ｖｐｐを一方動作電源電圧
として動作し、かつインバータ３０６の出力信号を反転
してワード線駆動信号ＲＸを生成するＣＭＯＳインバー
タを含む。このＣＭＯＳインバータは、ｐチャネルＭＯ
Ｓトランジスタ３１８およびｎチャネルＭＯＳトランジ
スタ３１１を含む。ｐチャネルＭＯＳトランジスタ３１
９は、ワード線駆動信号ＲＸがＬレベルのとき導通し、
ＭＯＳトランジスタ３１８のゲートへ内部高電圧Ｖｐｐ
を伝達してＭＯＳトランジスタ３１９をオフ状態とす
る。
【０１６５】入出力データ線Ｉ／ＯおよびＺＩ／Ｏに対
して、リード／ライトアンプ９９が設けられ、このリー
ド／ライトアンプ９９は、読出データ線ＲＤおよび書込
データ線ＷＤを介して入出力回路１００に結合される。
この図１３に示す半導体記憶装置は、図１に示す半導体
記憶装置の構成と異なり、シェアードセンスアンプの構
成を備えていないため、センスアンプと非選択メモリセ
ルアレイとを分離するためのブロック選択信号を発生す
る回路は設けられていない。次にこの図１３に示す半導
体記憶装置の動作を簡単に説明する。
して、リード／ライトアンプ９９が設けられ、このリー
ド／ライトアンプ９９は、読出データ線ＲＤおよび書込
データ線ＷＤを介して入出力回路１００に結合される。
この図１３に示す半導体記憶装置は、図１に示す半導体
記憶装置の構成と異なり、シェアードセンスアンプの構
成を備えていないため、センスアンプと非選択メモリセ
ルアレイとを分離するためのブロック選択信号を発生す
る回路は設けられていない。次にこの図１３に示す半導
体記憶装置の動作を簡単に説明する。
【０１６６】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がると、メモリサイクルが始まる。まず行
デコーダ３０１は、図示しない経路を介して与えられる
アドレス信号をデコードし、行指定信号を生成する。ワ
ード線はドライブ電位発生回路３００においては、イン
バータ３０５の出力信号がＨレベルに立上がり、次い
で、インバータ３０６の出力信号がＬレベルに低下し、
ＭＯＳトランジスタ３１８がオン状態となり、内部高電
圧Ｖｐｐレベルのワード線駆動電圧が、ワード線駆動信
号ＲＸとして伝達される。行デコーダ３０１からの行指
定信号がワード線ＷＬを指定するとき、デカップリング
トランジスタ３１４は、そのゲートに内部電流Ｖｉｎｔ
を受けているため、ＭＯＳトランジスタ３１３のゲート
電位は、Ｖｉｎｔ−Ｖｔｈｎレベルとされる。ワード線
駆動信号ＲＸが昇圧されると、ＭＯＳトランジスタ３１
３のゲート−ソース間容量によるセルフブースト効果に
より、このＭＯＳトランジスタ３１３のゲート電位が、
Ｖｐｐ＋Ｖｉｎｔ−Ｖｔｈｎレベルにまで昇圧される。
したがって、ワード線ＷＬ上には、ワード線駆動信号Ｒ
Ｘとして内部高電圧Ｖｐｐのレベルの電圧が伝達され
る。この伝達されたワード線ＷＬに接続されるメモリセ
ルＭＣのデータがビット線ＢＬ，／ＢＬ上に読出され、
センスアンプ３０７により検知増幅が行なわれた後、デ
ータの読出または書込が行なわれるが、これは実施の形
態１の場合と同じである。
レベルに立下がると、メモリサイクルが始まる。まず行
デコーダ３０１は、図示しない経路を介して与えられる
アドレス信号をデコードし、行指定信号を生成する。ワ
ード線はドライブ電位発生回路３００においては、イン
バータ３０５の出力信号がＨレベルに立上がり、次い
で、インバータ３０６の出力信号がＬレベルに低下し、
ＭＯＳトランジスタ３１８がオン状態となり、内部高電
圧Ｖｐｐレベルのワード線駆動電圧が、ワード線駆動信
号ＲＸとして伝達される。行デコーダ３０１からの行指
定信号がワード線ＷＬを指定するとき、デカップリング
トランジスタ３１４は、そのゲートに内部電流Ｖｉｎｔ
を受けているため、ＭＯＳトランジスタ３１３のゲート
電位は、Ｖｉｎｔ−Ｖｔｈｎレベルとされる。ワード線
駆動信号ＲＸが昇圧されると、ＭＯＳトランジスタ３１
３のゲート−ソース間容量によるセルフブースト効果に
より、このＭＯＳトランジスタ３１３のゲート電位が、
Ｖｐｐ＋Ｖｉｎｔ−Ｖｔｈｎレベルにまで昇圧される。
したがって、ワード線ＷＬ上には、ワード線駆動信号Ｒ
Ｘとして内部高電圧Ｖｐｐのレベルの電圧が伝達され
る。この伝達されたワード線ＷＬに接続されるメモリセ
ルＭＣのデータがビット線ＢＬ，／ＢＬ上に読出され、
センスアンプ３０７により検知増幅が行なわれた後、デ
ータの読出または書込が行なわれるが、これは実施の形
態１の場合と同じである。
【０１６７】この図１３に示すような半導体記憶装置の
構成においても、内部電源Ｖｉｎｔよりも高い高電圧Ｖ
ｐｐを利用してワード線駆動信号ＲＸを生成している。
したがって、シェアードセンスアンプ構成でなくても、
ワード線駆動のために高電圧Ｖｐｐを利用する半導体記
憶装置であれば、この内部高電圧Ｖｐｐを利用して内部
電源Ｖｉｎｔを生成することができる。
構成においても、内部電源Ｖｉｎｔよりも高い高電圧Ｖ
ｐｐを利用してワード線駆動信号ＲＸを生成している。
したがって、シェアードセンスアンプ構成でなくても、
ワード線駆動のために高電圧Ｖｐｐを利用する半導体記
憶装置であれば、この内部高電圧Ｖｐｐを利用して内部
電源Ｖｉｎｔを生成することができる。
【０１６８】また上述の実施の形態においては、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）が示
されている。しかしながら、ワード線駆動などのために
内部高電圧を発生する回路を有しかつ、外部電源電圧よ
りも低い内部電源電圧を生成して動作電源電圧としてこ
の内部電源電圧を利用する半導体装置であれば、本発明
は適用可能である。
Ｍ（ダイナミック・ランダム・アクセス・メモリ）が示
されている。しかしながら、ワード線駆動などのために
内部高電圧を発生する回路を有しかつ、外部電源電圧よ
りも低い内部電源電圧を生成して動作電源電圧としてこ
の内部電源電圧を利用する半導体装置であれば、本発明
は適用可能である。
【０１６９】［実施の形態５］図１４（Ａ）および
（Ｂ）はこの発明の実施の形態５に従う半導体装置のレ
イアウトを概略的に示す図である。同図においては、外
部電源電圧Ｖｃｃを伝達するリードフレームのみを示
し、他のリードフレームは省略している。×８構成の装
置のパッケージでは電源リードフレームを３本設けるこ
とおよび×４構成の装置では電源リードフレームを２本
設けることが標準化されいる。図１４（Ａ）において、
半導体チップ１０００は、パッケージ１００１に収納さ
れる。半導体チップ１０００の中央部に、データ入出力
パッド部分ＤＱ１〜ＤＱ８が整列して配置される。ＤＱ
パッド部分ＤＱ１〜ＤＱ８は、データ入出力パッドおよ
びデータ入出力バッファ回路（図１，１２参照）を含
む。データ入出力パッド部分ＤＱ１〜ＤＱ８両端に、電
源パッド１００３ｂおよび１００３ｃが配置され、この
電源パッド１００３ｂおよび１００３ｃに隣接して、内
部電源電圧発生回路５５０ｂおよび５５０ｃが配置され
る。内部電源電圧発生回路５５０ｂおよび５５０ｃは、
それぞれ隣接する電源パッド１００３ｂおよび１００３
ｃから電源電圧Ｖｃｃを受けるように結合される。内部
電源電圧発生回路５５０ｂおよび５５０ｃは、隣接する
電源パッド１００３ｂおよび１００３ｃから与えられる
電源電圧Ｖｃｃを降圧して内部電源電圧を生成し、ＤＱ
パッド部分ＤＱ１〜ＤＱ８に含まれるデータ入出力回路
部分へ内部電源電圧を供給する（データ入出力回路以外
の内部回路へも同時に、この電源電圧が供給されてもよ
い）。
（Ｂ）はこの発明の実施の形態５に従う半導体装置のレ
イアウトを概略的に示す図である。同図においては、外
部電源電圧Ｖｃｃを伝達するリードフレームのみを示
し、他のリードフレームは省略している。×８構成の装
置のパッケージでは電源リードフレームを３本設けるこ
とおよび×４構成の装置では電源リードフレームを２本
設けることが標準化されいる。図１４（Ａ）において、
半導体チップ１０００は、パッケージ１００１に収納さ
れる。半導体チップ１０００の中央部に、データ入出力
パッド部分ＤＱ１〜ＤＱ８が整列して配置される。ＤＱ
パッド部分ＤＱ１〜ＤＱ８は、データ入出力パッドおよ
びデータ入出力バッファ回路（図１，１２参照）を含
む。データ入出力パッド部分ＤＱ１〜ＤＱ８両端に、電
源パッド１００３ｂおよび１００３ｃが配置され、この
電源パッド１００３ｂおよび１００３ｃに隣接して、内
部電源電圧発生回路５５０ｂおよび５５０ｃが配置され
る。内部電源電圧発生回路５５０ｂおよび５５０ｃは、
それぞれ隣接する電源パッド１００３ｂおよび１００３
ｃから電源電圧Ｖｃｃを受けるように結合される。内部
電源電圧発生回路５５０ｂおよび５５０ｃは、隣接する
電源パッド１００３ｂおよび１００３ｃから与えられる
電源電圧Ｖｃｃを降圧して内部電源電圧を生成し、ＤＱ
パッド部分ＤＱ１〜ＤＱ８に含まれるデータ入出力回路
部分へ内部電源電圧を供給する（データ入出力回路以外
の内部回路へも同時に、この電源電圧が供給されてもよ
い）。
【０１７０】チップ１０００の、図の左方端において、
また電源パッド１００３ａが配置され、この電源パッド
１００３ａに隣接して内部電源電圧発生回路５５０ａが
配置される。内部電源電圧発生回路５５０ａは、この電
源パッド１００３ａから電源電圧Ｖｃｃを受けて内部電
源電圧を生成する。電源パッド１００３ａ、１００３
ｂ、１００３ｃは、フレームリード（外部ピン端子）に
電気的に接続され、外部から与えられる電源電圧Ｖｃｃ
を供給される。この内部電源電圧発生回路５５０ａは、
データ入出力回路以外の内部回路へ内部電源電圧を供給
する（データ入出力回路へも供給してもよい）。
また電源パッド１００３ａが配置され、この電源パッド
１００３ａに隣接して内部電源電圧発生回路５５０ａが
配置される。内部電源電圧発生回路５５０ａは、この電
源パッド１００３ａから電源電圧Ｖｃｃを受けて内部電
源電圧を生成する。電源パッド１００３ａ、１００３
ｂ、１００３ｃは、フレームリード（外部ピン端子）に
電気的に接続され、外部から与えられる電源電圧Ｖｃｃ
を供給される。この内部電源電圧発生回路５５０ａは、
データ入出力回路以外の内部回路へ内部電源電圧を供給
する（データ入出力回路へも供給してもよい）。
【０１７１】電源パッド１００３ｂおよび１００３ｃ
は、また外部電源電圧Ｖｃｃをデータ入出力パッド部分
ＤＱ１〜ＤＱ８の入出力回路部分へ供給する。この電源
パッド１００３ｂおよび１００３ｃに近接して内部電源
電圧発生回路５５０ｂおよび５５０ｃを配置することに
より、ＤＱパッド部分ＤＱ１〜ＤＱ８に含まれるデータ
入出力回路部分に対し、安定に内部電源電圧を供給する
ことができる。
は、また外部電源電圧Ｖｃｃをデータ入出力パッド部分
ＤＱ１〜ＤＱ８の入出力回路部分へ供給する。この電源
パッド１００３ｂおよび１００３ｃに近接して内部電源
電圧発生回路５５０ｂおよび５５０ｃを配置することに
より、ＤＱパッド部分ＤＱ１〜ＤＱ８に含まれるデータ
入出力回路部分に対し、安定に内部電源電圧を供給する
ことができる。
【０１７２】この内部電源電圧発生回路５５０ａ〜５５
０ｃの内部構成は、実施の形態１ないし４において説明
した内部電源電圧を内部高電圧から発生する回路でな
く、従来と同様の内部電源電圧発生回路（内部降圧回
路）のものであってもよい。また、内部電源電圧発生回
路５５０ａ〜５５０ｃは共通の電源線に結合されてもよ
く、個々独立の電源線に接続されてもよい。
０ｃの内部構成は、実施の形態１ないし４において説明
した内部電源電圧を内部高電圧から発生する回路でな
く、従来と同様の内部電源電圧発生回路（内部降圧回
路）のものであってもよい。また、内部電源電圧発生回
路５５０ａ〜５５０ｃは共通の電源線に結合されてもよ
く、個々独立の電源線に接続されてもよい。
【０１７３】図１４（Ｂ）においては、ＤＱパッド部分
ＤＱ１〜ＤＱ８のうち、ＤＱ１〜ＤＱ４のみが利用され
る。すなわち、図１４（Ａ）においては、８ビットデー
タが入出力される。一方、この図１４（Ｂ）に示す構成
においては、データは４ビット単位で入出力される。こ
の構成においても、各電源パッド１００３ａ、１００３
ｂおよび１００３ｃそれぞれに対して、内部電源電圧発
生回路５５０ａ、５５０ｂおよび５５０ｃが配置され
る。電源パッド１００３ａおよび１００３ｃは、それぞ
れ外部リードを介して外部ピン端子１００２ａおよび１
００２ｃにそれぞれ接続され、外部からの電源電圧Ｖｃ
ｃを供給される。電源パッド１００３ｂが、空き状態で
あり、外部リード端子には接続されない。したがって、
内部電源電圧発生回路５５０ｂがこの場合には、何ら動
作しない。また、図３に示す回路５５０を用いた場合、
ＭＯＳトランジスタ２９のゲート電位を“Ｌ”に、また
信号φＥを“Ｌ”にそれぞれ固定すると、更に消費電力
が低減される。更に、図１５の素子２０４ｃ，２０４ｅ
および２０４ｄで構成される回路（同図で一点鎖線ブロ
ックＡで示す）を用いる場合、素子２０４ｃ，２０４ｅ
に与えられる信号ＲＡＳを“Ｌ”としてこの回路Ａを非
活性状態とすると、より低消費電力化が図れる。ＤＱパ
ッド部分ＤＱ１〜ＤＱ４に含まれるデータ入出力回路部
分に対して内部電源電圧発生回路５５０ｃからの内部電
源電圧が供給され、また外部電源電圧Ｖｃｃが供給され
る。
ＤＱ１〜ＤＱ８のうち、ＤＱ１〜ＤＱ４のみが利用され
る。すなわち、図１４（Ａ）においては、８ビットデー
タが入出力される。一方、この図１４（Ｂ）に示す構成
においては、データは４ビット単位で入出力される。こ
の構成においても、各電源パッド１００３ａ、１００３
ｂおよび１００３ｃそれぞれに対して、内部電源電圧発
生回路５５０ａ、５５０ｂおよび５５０ｃが配置され
る。電源パッド１００３ａおよび１００３ｃは、それぞ
れ外部リードを介して外部ピン端子１００２ａおよび１
００２ｃにそれぞれ接続され、外部からの電源電圧Ｖｃ
ｃを供給される。電源パッド１００３ｂが、空き状態で
あり、外部リード端子には接続されない。したがって、
内部電源電圧発生回路５５０ｂがこの場合には、何ら動
作しない。また、図３に示す回路５５０を用いた場合、
ＭＯＳトランジスタ２９のゲート電位を“Ｌ”に、また
信号φＥを“Ｌ”にそれぞれ固定すると、更に消費電力
が低減される。更に、図１５の素子２０４ｃ，２０４ｅ
および２０４ｄで構成される回路（同図で一点鎖線ブロ
ックＡで示す）を用いる場合、素子２０４ｃ，２０４ｅ
に与えられる信号ＲＡＳを“Ｌ”としてこの回路Ａを非
活性状態とすると、より低消費電力化が図れる。ＤＱパ
ッド部分ＤＱ１〜ＤＱ４に含まれるデータ入出力回路部
分に対して内部電源電圧発生回路５５０ｃからの内部電
源電圧が供給され、また外部電源電圧Ｖｃｃが供給され
る。
【０１７４】この場合、図１４（Ａ）の構成と比べて、
同時に動作するデータ入出力回路部分の数は、半分であ
り、１つの内部電源電圧発生回路５５０ｃを用いて安定
にＤＱパッド部分ＤＱ１〜ＤＱ４のデータ入出力回路部
分へ内部電源電圧を供給することができる。半導体記憶
装置においては、内部回路およびパッド配置は同じと
し、データピン数を調整することにより、データのビッ
ト数を選択することが行なわれる。電源パッド１００３
ａ〜１００３ｃそれぞれに対し内部電源電圧発生回路を
配置することにより、同時に動作するデータ入出力回路
部分（入出力データビット数）に併せて動作する内部電
源電圧発生回路の数を調整することができる。これによ
りデータ入出力回路部分において消費される電流に応じ
て内部電源電圧発生回路の数を調整することができ、こ
の図１４（Ａ）に示すように、同時に動作する入出力回
路部分の数が増加しても、応じて内部電源電圧発生回路
の数が増加するため、安定に内部電源を供給することが
できる。
同時に動作するデータ入出力回路部分の数は、半分であ
り、１つの内部電源電圧発生回路５５０ｃを用いて安定
にＤＱパッド部分ＤＱ１〜ＤＱ４のデータ入出力回路部
分へ内部電源電圧を供給することができる。半導体記憶
装置においては、内部回路およびパッド配置は同じと
し、データピン数を調整することにより、データのビッ
ト数を選択することが行なわれる。電源パッド１００３
ａ〜１００３ｃそれぞれに対し内部電源電圧発生回路を
配置することにより、同時に動作するデータ入出力回路
部分（入出力データビット数）に併せて動作する内部電
源電圧発生回路の数を調整することができる。これによ
りデータ入出力回路部分において消費される電流に応じ
て内部電源電圧発生回路の数を調整することができ、こ
の図１４（Ａ）に示すように、同時に動作する入出力回
路部分の数が増加しても、応じて内部電源電圧発生回路
の数が増加するため、安定に内部電源を供給することが
できる。
【０１７５】なお、この図１４（Ａ）および（Ｂ）にお
いては、パッドが半導体チップ１０００の中央部に配置
されるＬＯＣ（リード・オン・チップ）構造が示され
る。しかしながら、このパッド配置は半導体チップの両
側に配置される「サイドパッド」配置の場合であって
も、各電源パッドに対して内部電源電圧発生回路を配置
することにより同様の効果を得ることができる。
いては、パッドが半導体チップ１０００の中央部に配置
されるＬＯＣ（リード・オン・チップ）構造が示され
る。しかしながら、このパッド配置は半導体チップの両
側に配置される「サイドパッド」配置の場合であって
も、各電源パッドに対して内部電源電圧発生回路を配置
することにより同様の効果を得ることができる。
【０１７６】
【発明の効果】以上のように、この発明に従えば、他回
路において利用される内部高電圧を利用して、必要とさ
れる内部電源電圧を形成しているため、低消費電力でか
つ高速で動作する半導体装置を実現することができる。
路において利用される内部高電圧を利用して、必要とさ
れる内部電源電圧を形成しているため、低消費電力でか
つ高速で動作する半導体装置を実現することができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の動作を示す信号
波形図である。
波形図である。
【図３】 図１に示す内部電圧発生回路の構成を示す図
である。
である。
【図４】 図３に示す内部電圧発生回路が発生する内部
高電圧および内部電源と外部電源電圧との関係を示す図
である。
高電圧および内部電源と外部電源電圧との関係を示す図
である。
【図５】 図３に示す内部電圧発生回路の動作を示す信
号波形図である。
号波形図である。
【図６】 図３に示す内部回路動作指示信号を発生する
ための回路構成を示す図である。
ための回路構成を示す図である。
【図７】 図６に示す内部回路動作指示信号発生回路の
動作を示す信号波形図である。
動作を示す信号波形図である。
【図８】 図６に示す信号／ＲＡＳ，／ＣＡＳの信号変
化検知回路の動作波形を示す図である。
化検知回路の動作波形を示す図である。
【図９】 図６に示す信号変化検知回路の変更例を示す
図である。
図である。
【図１０】 この発明の実施の形態２に従う内部電圧発
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図１１】 この発明の実施の形態３に従う内部電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図１２】 この発明の実施の形態４に従う半導体記憶
装置のデータ入出力部分の構成を示す図である。
装置のデータ入出力部分の構成を示す図である。
【図１３】 この発明が適用される半導体記憶装置の他
の構成を示す図である。
の構成を示す図である。
【図１４】 この発明の実施の形態５に従う半導体装置
のチップレイアウトを示す図である。
のチップレイアウトを示す図である。
【図１５】 従来の内部電源電圧発生回路の構成を示す
図である。
図である。
【図１６】 図１５に示す差動増幅回路の構成を示す図
である。
である。
【図１７】 従来の内部電源電圧発生回路の他の構成を
示す図である。
示す図である。
【図１８】 従来のデータ入出力回路の構成を示す図で
ある。
ある。
１００ 入出力回路、２０２ 定電流源、２０３ 基準
電位発生回路、２０５内部高電圧発生回路、５００ 内
部電圧発生回路、５５０ 内部電源電圧発生回路、１
７，３０ ｎチャネルＭＯＳトランジスタ、３１ イン
バータ、４６キャパシタ、４９ パルス信号発生回路、
６５ａａ，６５ａｂ，６５ｂ，６５ｃ信号変換検知回
路、３３５，３３６，３３７ ｐチャネルＭＯＳトラン
ジスタ、３４６，３４７，３４８，３４９，３６２ ｎ
チャネルＭＯＳトランジスタ、３６０ インバータ、３
５９ キャパシタ、７５，７６，７７ ｐチャネルＭＯ
Ｓトランジスタ、８０，８１，８２，８３，８４，８６
ｎチャネルＭＯＳトランジスタ、５５０ａ，５５０
ｂ，５５０ｃ 内部電源電圧発生回路、１００３ａ，１
００３ｂ，１００３ｃ 電源パッド、１００２ａ，１０
０２ｂ，１００２ｃフレームリード（外部ピン端子）。
電位発生回路、２０５内部高電圧発生回路、５００ 内
部電圧発生回路、５５０ 内部電源電圧発生回路、１
７，３０ ｎチャネルＭＯＳトランジスタ、３１ イン
バータ、４６キャパシタ、４９ パルス信号発生回路、
６５ａａ，６５ａｂ，６５ｂ，６５ｃ信号変換検知回
路、３３５，３３６，３３７ ｐチャネルＭＯＳトラン
ジスタ、３４６，３４７，３４８，３４９，３６２ ｎ
チャネルＭＯＳトランジスタ、３６０ インバータ、３
５９ キャパシタ、７５，７６，７７ ｐチャネルＭＯ
Ｓトランジスタ、８０，８１，８２，８３，８４，８６
ｎチャネルＭＯＳトランジスタ、５５０ａ，５５０
ｂ，５５０ｃ 内部電源電圧発生回路、１００３ａ，１
００３ｂ，１００３ｃ 電源パッド、１００２ａ，１０
０２ｂ，１００２ｃフレームリード（外部ピン端子）。
Claims (14)
- 【請求項１】 内部電源電圧よりも高い内部高電圧を発
生して所定の内部回路へ印加する内部高電圧発生回路を
含む半導体記憶装置であって、 前記内部高電圧を受け、該受けた内部高電圧に対応する
駆動電圧を発生する手段と、 電源ノードと内部電源ノードとの間に結合され、前記駆
動電圧と前記内部電源ノード上の電圧との差に従って前
記電源ノードから前記内部電源ノードへ電荷を供給する
ドライブトランジスタとを備える、半導体記憶装置。 - 【請求項２】 前記駆動電圧発生手段は、 前記内部高電圧を前記ドライブトランジスタの制御電極
へ伝達する配線である、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記駆動電圧発生手段は、 前記内部高電圧の供給ノードと前記ドライブトランジス
タの制御電極との間に、前記内部高電圧供給ノードから
順方向に結合されるダイオード素子を備える、請求項１
記載の半導体記憶装置。 - 【請求項４】 前記ドライブトランジスタは、しきい値
電圧を有し、ソースフォロアモードで動作する絶縁ゲー
ト型電界効果トランジスタであり、 前記駆動電圧発生手段は、 前記内部高電圧を一方動作電源電圧として動作し、前記
内部高電圧よりも低い基準電圧を受けてこの基準電圧よ
りも前記しきい値電圧分高い電圧を発生して前記ドライ
ブトランジスタの制御電極へ印加する電圧印加手段を含
む、請求項１記載の半導体記憶装置。 - 【請求項５】 前記電圧印加手段は、 前記内部高電圧を受けて電流を供給するカレントミラー
回路を含み、前記基準電圧と第１のノード上の電圧とを
比較する差動比較手段と、 前記差動比較手段の出力信号に応答して前記内部高電圧
供給ノードから第２のノードへ電流を供給する電流ドラ
イブ素子と、 前記第１のノードと前記第２のノードとの間に直列に接
続される、各々がダイオード接続された複数の絶縁ゲー
ト型電界効果トランジスタと、 前記内部高電圧供給ノードと前記ドライブトランジスタ
の制御電極との間に結合され、前記第２のノード上の電
圧をゲートに受けるソースフォロアトランジスタとを備
える、請求項４記載の半導体記憶装置。 - 【請求項６】 前記半導体記憶装置に含まれる内部回路
の動作を指示する内部回路動作指示信号に応答して、前
記ドライブトランジスタの制御電極へ電荷を供給するた
めのキャパシタンス素子をさらに備える、請求項１ない
し５のいずれかに記載の半導体記憶装置。 - 【請求項７】 外部から与えられる電源電圧を受けるた
めの複数の電源パッドをさらに備え、 前記駆動電圧発生手段および前記ドライブトランジスタ
は組合せられて内部降圧回路を形成し、 前記内部降圧回路は前記複数の電源パッド各々に対応し
て配置され、該電源ノードが対応の電源パッドに結合さ
れる、請求項１ないし６のいずれかに記載の半導体記憶
装置。 - 【請求項８】 接地ノードとデータ出力端子との間に結
合されるデータ出力トランジスタと、 前記外部電源電圧を一方動作電源電圧として動作し、内
部読出データを受け、該受けた内部読出データに対応す
る電位を生成して前記データ出力トランジスタの制御電
極ノードへ印加するドライブ回路をさらに備える、請求
項１ないし７のいずれかに記載の半導体記憶装置。 - 【請求項９】 前記ドライブ回路は、 前記外部電源電圧が印加される電源ノードと第１の内部
電源ノードとの間に結合されそのゲートに前記内部高電
圧を受ける絶縁ゲート型電界効果トランジスタと、 前記内部読出データの一方レベルを前記外部電源レベル
に変換するレベル変換手段と、 前記第１の内部電源ノード上の電圧を一方動作電源電圧
として動作し、前記レベル変換手段の出力電圧に従って
前記データ出力トランジスタの制御電極ノードへ印加さ
れる電圧を形成するドライバとを備える、請求項８記載
の半導体記憶装置。 - 【請求項１０】 半導体チップ上に配置される複数の電
源パッド、および前記複数の電源パッド各々に対応して
かつ対応の電源パッド近傍に配置され、対応の電源パッ
ドから電源電圧を供給されるように結合され、該供給さ
れた電源電圧を変換して内部電源電圧を生成する複数の
内部電源電圧発生回路を備える、半導体装置。 - 【請求項１１】 前記複数の電源パッドのうちの選択さ
れた電源パッドと電気的に結合され、対応の電源パッド
へ外部から供給される電源電圧を印加する外部電源端子
をさらに備え、前記複数の電源パッドの非選択電源パッ
ドは前記電源電圧非印加状態とされる、請求項１０記載
の半導体装置。 - 【請求項１２】 前記複数の電源パッドは、外部データ
を入出力するためのデータ入出力パッドに隣接して配置
されるパッドを含み、前記内部電源電圧発生回路から発
生される内部電源電圧は、前記データ入出力パッドに対
応して配置されるデータ入出力バッファへ供給される、
請求項１１記載の半導体装置。 - 【請求項１３】 外部電源電圧が印加される外部電源ノ
ード、 前記外部電源電圧をレベル変換して得られる内部電源電
圧が印加される内部電源ノード、 前記内部電源電圧よりも絶対値の大きな内部電圧が印加
される内部電圧ノード、 内部読出データを受けるように結合され、活性化時この
受けた内部読出データから互いに相補な第１および第２
のデータを生成する読出手段、 前記内部電源ノード上の内部電源電圧を一方動作電源電
圧として動作し、前記第１のデータを受け、該受けた第
１のデータに対応する第１のドライブ電圧を生成する第
１のドライブ手段、 前記外部電源ノード上の外部電源電圧を一方動作電源電
圧として動作し、前記第２のデータを受け、該受けた第
２のデータに対応する前記第１のドライブ電圧と相補な
論理のかつ、一方レベルが前記内部電圧により決定され
る第２のドライブ電圧を生成する第２のドライブ手段、 前記外部電源ノードとデータ出力ノードとの間に結合さ
れ、前記第１のドライブ電圧に応答して前記外部電源ノ
ード上の電圧を前記データ出力ノードへ伝達する第１の
ドライブトランジスタ、 前記データ出力ノードと前記外部および内部電源ノード
上の電圧と論理の異なる電源電圧を受ける第３の電源ノ
ードとの間に結合され、前記第２のドライブ電圧に応答
して前記第１のドライブトランジスタと相補的に導通し
て前記第３の電源ノード上の電圧を前記データ出力ノー
ドへ伝達する第２のドライブトランジスタを備える、半
導体装置。 - 【請求項１４】 前記第１のドライブ手段は、 前記内部電源ノードと第１のノードとの間に結合される
ダイオード素子と、 前記第１のデータを容量結合によるチャージポンプ動作
を介して前記第１のノードへ伝達するブースト手段と、 前記第１のノード上の電圧を一方動作電源電圧として動
作し、前記第１のデータをバッファ処理して前記第１の
ドライブトランジスタの制御電極ノードへ伝達する第１
のドライブ回路とを備え、 前記第２のドライブ手段は、 前記内部電圧ノード上の内部電圧をゲートに受け、かつ
前記外部電源ノードと第２のノードとの間に結合される
絶縁ゲート型電界効果トランジスタ、 前記外部電源ノード上の電圧を一方動作電源電圧として
動作し、前記第２のデータの一方レベルを前記外部電源
電圧レベルに変換するレベル変換手段、および前記第２
のノード上の電圧を一方動作電源電圧として動作し、前
記レベル変換手段の出力電圧をバッファ処理して前記第
１のドライブ回路の出力電圧と相補な論理の電圧を形成
して前記第２のドライブトランジスタの制御電極ノード
へ印加する第２のドライブ回路を備える、請求項１３記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299821A JPH09147557A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置および半導体装置 |
| US08/746,956 US5901102A (en) | 1995-11-17 | 1996-11-18 | Semiconductor memory device achieving reduction in access time without increase in power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7299821A JPH09147557A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09147557A true JPH09147557A (ja) | 1997-06-06 |
Family
ID=17877335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299821A Withdrawn JPH09147557A (ja) | 1995-11-17 | 1995-11-17 | 半導体記憶装置および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5901102A (ja) |
| JP (1) | JPH09147557A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505373B2 (ja) * | 1997-11-14 | 2004-03-08 | 株式会社東芝 | 半導体記憶装置 |
| KR100267011B1 (ko) * | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
| JP3853513B2 (ja) | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍ |
| US6296603B1 (en) * | 1998-05-26 | 2001-10-02 | Isostent, Inc. | Radioactive intraluminal endovascular prosthesis and method for the treatment of aneurysms |
| US6515934B2 (en) * | 1999-07-26 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including internal potential generating circuit allowing tuning in short period of time and reduction of chip area |
| JP2002015565A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4959046B2 (ja) * | 2000-08-08 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6552944B2 (en) * | 2001-05-31 | 2003-04-22 | International Business Machines Corporation | Single bitline direct sensing architecture for high speed memory device |
| KR100546321B1 (ko) * | 2003-03-15 | 2006-01-26 | 삼성전자주식회사 | 데이터 라인 상에 전압 감지 증폭기와 전류 감지 증폭기를갖는 멀티 뱅크 메모리 장치 |
| DE10316581B4 (de) * | 2003-04-10 | 2010-04-22 | Qimonda Ag | Integrierter Speicher mit einer Spannungsgeneratorschaltung zur Erzeugung einer Spannungsversorgung für einen Schreib-Lese-Verstärker |
| JP2007213637A (ja) * | 2006-02-07 | 2007-08-23 | Elpida Memory Inc | 内部電源生成回路及びこれらを備えた半導体装置 |
| KR100802073B1 (ko) * | 2006-05-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 반도체메모리소자의 내부전압 공급장치 |
| US8427204B2 (en) * | 2010-07-02 | 2013-04-23 | Nanya Technology Corp. | Mixed-mode input buffer |
| KR20120098303A (ko) * | 2011-02-28 | 2012-09-05 | 에스케이하이닉스 주식회사 | 데이터 전송회로 |
| US8625358B2 (en) * | 2011-09-26 | 2014-01-07 | Stefano Sivero | Row driver circuit for NAND memories including a decoupling inverter |
| US10916288B1 (en) * | 2019-07-18 | 2021-02-09 | Micron Technology, Inc. | Sensing techniques for a memory cell |
| EP4369340A1 (en) * | 2022-11-11 | 2024-05-15 | Samsung Electronics Co., Ltd. | Memory device including voltage regulator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| JP3076097B2 (ja) * | 1991-08-26 | 2000-08-14 | 日本電気株式会社 | 基準電位発生回路 |
| JP3839873B2 (ja) * | 1996-07-03 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1995
- 1995-11-17 JP JP7299821A patent/JPH09147557A/ja not_active Withdrawn
-
1996
- 1996-11-18 US US08/746,956 patent/US5901102A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5901102A (en) | 1999-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100505093C (zh) | 半导体装置 | |
| JP4353621B2 (ja) | 半導体装置 | |
| US5335205A (en) | DRAM using word line potential control circuitcircuit | |
| US5859799A (en) | Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels | |
| JPH10135424A (ja) | 半導体集積回路装置 | |
| US5901102A (en) | Semiconductor memory device achieving reduction in access time without increase in power consumption | |
| JPH05217372A (ja) | 半導体メモリ装置 | |
| KR19980071001A (ko) | 다이나믹형 램 | |
| JPH1021699A (ja) | 半導体集積回路装置 | |
| JPH0817032B2 (ja) | 半導体集積回路装置 | |
| JP4309483B2 (ja) | マルチバンクメモリ装置 | |
| EP1083571B1 (en) | Semiconductor device with decreased power consumption | |
| US6330173B1 (en) | Semiconductor integrated circuit comprising step-up voltage generation circuit | |
| KR100195633B1 (ko) | 출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭 회로 | |
| JP2718577B2 (ja) | ダイナミックｒａｍ | |
| US6614270B2 (en) | Potential detecting circuit having wide operating margin and semiconductor device including the same | |
| US5420869A (en) | Semiconductor integrated circuit device | |
| US5978299A (en) | Semiconductor memory device having a voltage lowering circuit of which supplying capability increases when column system is in operation | |
| JP4179402B2 (ja) | 半導体記憶装置 | |
| JP3284036B2 (ja) | 半導体集積回路装置 | |
| US6091290A (en) | Semiconductor integrated circuit | |
| JP2726456B2 (ja) | 集積メモリ回路 | |
| JP2000030455A (ja) | 半導体記憶装置 | |
| JP2008310951A (ja) | 半導体装置 | |
| JP2643298B2 (ja) | 半導体メモリのセンスアンプ駆動装置及びその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |