JPH0271497A - 内容でアドレス指定可能なメモリ・システム - Google Patents
内容でアドレス指定可能なメモリ・システムInfo
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- JPH0271497A JPH0271497A JP1117162A JP11716289A JPH0271497A JP H0271497 A JPH0271497 A JP H0271497A JP 1117162 A JP1117162 A JP 1117162A JP 11716289 A JP11716289 A JP 11716289A JP H0271497 A JPH0271497 A JP H0271497A
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- Semiconductor Memories (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
関連出願の相互参照
この出願と同時に出願され、かつこの出願と同じ譲受人
に譲渡された同時係属中の米国特許出願番号第１９３，
３０８号は、ここに開示される多重化アドレス命令およ
びフラグ情報を有する、内容でアドレス指定可能なメモ
リに向けられた請求項を有する。
に譲渡された同時係属中の米国特許出願番号第１９３，
３０８号は、ここに開示される多重化アドレス命令およ
びフラグ情報を有する、内容でアドレス指定可能なメモ
リに向けられた請求項を有する。
この出願と同時に出願され、かつこの出願と同じ譲受人
に譲渡された同時係属中の米国特許出願番号第１９３，
３１２号は、ここに開示されるように、アレイ内のいず
れかのまたはすべてのビットおよび、アレイ内のいずれ
かのまたはすべてのワードがマスク可能であり、かつア
レイ内のいずれかのまたはすべてのワードについてマス
クおよびリセットが共に可能な、内容でアドレス指定可
能なメモリ・アレイに向けられた請求項を有する。
に譲渡された同時係属中の米国特許出願番号第１９３，
３１２号は、ここに開示されるように、アレイ内のいず
れかのまたはすべてのビットおよび、アレイ内のいずれ
かのまたはすべてのワードがマスク可能であり、かつア
レイ内のいずれかのまたはすべてのワードについてマス
クおよびリセットが共に可能な、内容でアドレス指定可
能なメモリ・アレイに向けられた請求項を有する。
発明の背景
発明の分野
この出願は、メモリ内のデータ位置よりもむしろメモリ
・データの内容に基づいてメモリがサーチされる、内容
でアドレス指定可能なメモリ（ＣＡＭ）アレイを用いる
システムに関するものである。
・データの内容に基づいてメモリがサーチされる、内容
でアドレス指定可能なメモリ（ＣＡＭ）アレイを用いる
システムに関するものである。
先行技術の説明
従来のまたはノイマン型のコンピュータならびに、計算
変数をそれらの位置の索引によってアドレス指定すると
いう原理を用いるコンピュータは特に、多くの課題にお
いて不十分なものであるとしばしばみなされてきた。オ
ペランドがそれらの記号名またはデータ内容によって、
場合によっては一時に多数呼出され得る構造をもって、
従来のランダム・アクセス・メモリに替えるため多くの
試みがなされてきた。ハイレベルのアルゴリズム言語お
よび問題向き言語はそのような特徴を大いに利用するで
あろう。この方向における開発が特に迅速ではなかった
理由は、少なくとも２つ存在する。それらのうちの１つ
は、ランダム・アクセス・メモリに比して、内容でアド
レス指定可能なメモリははるかに高価であることである
。もう１つの理由は、変数を記号でコード化するという
課題は既に効果的なソフトウェアによる解決を有してお
り、それは特別なメモリを必要としないということであ
る。しかしながらこれは、多くの課題において極めて望
ましいもう１つの特徴、すなわち、極めて多くの変数を
メモリから同時に検索するという特徴をもたらさない。
変数をそれらの位置の索引によってアドレス指定すると
いう原理を用いるコンピュータは特に、多くの課題にお
いて不十分なものであるとしばしばみなされてきた。オ
ペランドがそれらの記号名またはデータ内容によって、
場合によっては一時に多数呼出され得る構造をもって、
従来のランダム・アクセス・メモリに替えるため多くの
試みがなされてきた。ハイレベルのアルゴリズム言語お
よび問題向き言語はそのような特徴を大いに利用するで
あろう。この方向における開発が特に迅速ではなかった
理由は、少なくとも２つ存在する。それらのうちの１つ
は、ランダム・アクセス・メモリに比して、内容でアド
レス指定可能なメモリははるかに高価であることである
。もう１つの理由は、変数を記号でコード化するという
課題は既に効果的なソフトウェアによる解決を有してお
り、それは特別なメモリを必要としないということであ
る。しかしながらこれは、多くの課題において極めて望
ましいもう１つの特徴、すなわち、極めて多くの変数を
メモリから同時に検索するという特徴をもたらさない。
連想は本来、情報間の相互関係または相互参照の表記の
ためにのみ考慮されていたが、データをその部分的内容
によってサーチすることは、演算アルゴリズムの操作に
おいて効果的に利用され得るということが後程判明した
。そのような内容によるアドレス指定は高度に並列して
、すなわち極めて多数のデータ要素にわたって同時に、
通常比較的低レベルで、２進表現において生じる変換を
参照しながら、行なわれ得る。並列計算の課題はまた、
より高いレベルのアルゴリズム機能を並列に制御するた
めに内容によるアドレス指定能力が使用されるという、
もう１つの方向も有する。
ためにのみ考慮されていたが、データをその部分的内容
によってサーチすることは、演算アルゴリズムの操作に
おいて効果的に利用され得るということが後程判明した
。そのような内容によるアドレス指定は高度に並列して
、すなわち極めて多数のデータ要素にわたって同時に、
通常比較的低レベルで、２進表現において生じる変換を
参照しながら、行なわれ得る。並列計算の課題はまた、
より高いレベルのアルゴリズム機能を並列に制御するた
めに内容によるアドレス指定能力が使用されるという、
もう１つの方向も有する。
以下の定義はこの発明の主題となる事項に関して用いら
れ得る。
れ得る。
内容でアドレス指定可能なメモリ： データを多数のセ
ル内に記憶させる記憶装置。セルはそれらの内容に基づ
き、アクセスまたはロード可能である。
ル内に記憶させる記憶装置。セルはそれらの内容に基づ
き、アクセスまたはロード可能である。
内容でアドレス指定可能なプロセッサ： より複雑なデ
ータ変換が、内容に従って選択されたいくつかのセルの
内容について行なわれ得る、内容でアドレス指定可能な
メモリ、あるいはそのようなメモリを記憶または処理の
ために必須の構成要素として各々使用するコンピュータ
またはコンピュータやシステム。
ータ変換が、内容に従って選択されたいくつかのセルの
内容について行なわれ得る、内容でアドレス指定可能な
メモリ、あるいはそのようなメモリを記憶または処理の
ために必須の構成要素として各々使用するコンピュータ
またはコンピュータやシステム。
データに、それらの内容に基づいてアクセスすることは
、外部探索引数と、すべてのセル内に記憶された情報の
一部またはすべてとの何らかの比較を常に含む。これが
ソフトウェア、機械的走査または並列電子回路のいずれ
によって行なわれるかは原則として重要ではないが、し
かしながら、「真正の」内容でアドレス指定可能なメモ
リは、すべての比較を並列して行なう。強調すべきもう
１つの事実は、探索引数と記憶された項目との間の同等
のマツチによる比較が、使用される唯一のモードではな
いということである。記憶されたデータが数値を有する
場合、内容でアドレス指定可能なサーチの目的は、その
内容が探索引数に関して、たとえば所与の限界より大き
いかまたは小さい、あるいは２つの特定の限界の間にあ
るといった、一定の大きさの関係を満たすすべてのセル
の位置を突止めることであるかもしれない。内容でアド
レス指定可能なサーチは、時には外部探索り数を参照す
ることなく行なわれ、たとえば１組の記憶された数にお
いて最大または最小の位置を突止める場合がそうである
。
、外部探索引数と、すべてのセル内に記憶された情報の
一部またはすべてとの何らかの比較を常に含む。これが
ソフトウェア、機械的走査または並列電子回路のいずれ
によって行なわれるかは原則として重要ではないが、し
かしながら、「真正の」内容でアドレス指定可能なメモ
リは、すべての比較を並列して行なう。強調すべきもう
１つの事実は、探索引数と記憶された項目との間の同等
のマツチによる比較が、使用される唯一のモードではな
いということである。記憶されたデータが数値を有する
場合、内容でアドレス指定可能なサーチの目的は、その
内容が探索引数に関して、たとえば所与の限界より大き
いかまたは小さい、あるいは２つの特定の限界の間にあ
るといった、一定の大きさの関係を満たすすべてのセル
の位置を突止めることであるかもしれない。内容でアド
レス指定可能なサーチは、時には外部探索り数を参照す
ることなく行なわれ、たとえば１組の記憶された数にお
いて最大または最小の位置を突止める場合がそうである
。
ハードウェアの、内容でアドレス指定可能なメモリは、
計算システムにおいて特殊な部分として使用されてきた
が、ある組織的解決においては、それによってＣＡＭが
、データの移動および並べ換えに必要とされる迅速なバ
ッファ、チエツクおよび簿記動作を効果的に行なうこと
が可能である。
計算システムにおいて特殊な部分として使用されてきた
が、ある組織的解決においては、それによってＣＡＭが
、データの移動および並べ換えに必要とされる迅速なバ
ッファ、チエツクおよび簿記動作を効果的に行なうこと
が可能である。
このようにしてＣＡＭ装置は、オペランドを処理回路に
対してより直接的に利用可能にすることによって、通常
動作の速度に効果的に貢献することができる。
対してより直接的に利用可能にすることによって、通常
動作の速度に効果的に貢献することができる。
ＣＡ〜１アレイでのマスクされたサーチにおいては、探
索引数ワードのビットのサブセットのみがすべてのメモ
リ・ワードの各々のビットと比較される。ＣＡＭにおけ
るマスキングは通常、成るビットを完全にマスクするこ
と、すなわち使用禁止にすることを意味する。特定され
た（マスクされない）ビット位置において探索引数と一
致する、記憶されたワードが次に読出される。
索引数ワードのビットのサブセットのみがすべてのメモ
リ・ワードの各々のビットと比較される。ＣＡＭにおけ
るマスキングは通常、成るビットを完全にマスクするこ
と、すなわち使用禁止にすることを意味する。特定され
た（マスクされない）ビット位置において探索引数と一
致する、記憶されたワードが次に読出される。
発明の概要
先行技術を利用し、Ｎビット幅ワードおよびＭワード深
さの（たとえば、４８ビツト・ワードで、アレイ内に２
５６ワード存在する）構成を仔するＣＡＭアレイ・パッ
ケージを提供し、かつ非多重化モードで動作するには、
必要なデータ信号、制御信号、フラグ信号および電源信
号を提供するためにパッケージ上に多数のピンが必要と
なるであろう。たとえば、先行技術を使用する典型的な
非多重化２５６Ｘ４８ＣＡＭアレイについては以下のピ
ン総数が必要となるであろう。
さの（たとえば、４８ビツト・ワードで、アレイ内に２
５６ワード存在する）構成を仔するＣＡＭアレイ・パッ
ケージを提供し、かつ非多重化モードで動作するには、
必要なデータ信号、制御信号、フラグ信号および電源信
号を提供するためにパッケージ上に多数のピンが必要と
なるであろう。たとえば、先行技術を使用する典型的な
非多重化２５６Ｘ４８ＣＡＭアレイについては以下のピ
ン総数が必要となるであろう。
アドレス・イン −８ピンコード化さ
れたアドレス・アウト −８ピンＣＡＭデータ Ｉｌｏ
−４８ビンマッチ・データ・イン （マスクされず） −４８ビンマッチ・
データφイン （マスク・ビット） −４８ビン制御信号
Ｅ、Ｇ、Ｗ −３ピン状態フラグ（マツ
チ、フル、 複数マツチ） −３ピン電源、但し
８出力ごとにＶｃｃ およびＶｓｓを１対、回路 に１対、入力に１対と仮定 −１６ピン総計 １８２ビン この発明によると、３つのメモリ・サイクルを使用して
、４８データ・ビットを１６ビツト・バスに時間多ｍ化
することによって、必要とされるパッケージ・ピンの数
の実質的な削減が実現され得る。これを達成するために
、この発明は３つの４８ビット内部レジスタを使用して
、ＣＡＭデータ、マスクされないマツチ・ワードおよび
マスク・ビットを保持する。これらの３つの４８ビツト
レジスタは３サイクルで１６ビツトＩ／Ｏバスからロー
ドされる。データ書込サイクルおよびデータ読出サイク
ルに加えて、コマンド書込サイクルおよび状態読出サイ
クルがこの発明においては利用され、さらに１６とット
バスへの、およびそこからのアドレス情報、命令情報お
よびフラグ情報を多重化する。この後者は、特別制御信
号（Ｄ／Ｃ−データ／コマンド）を費してなされる。コ
マンド書込サイクルの間、書込コマンドはコマンド・ワ
ードのフォーマットを採用し、オペレーショナル（ＯＰ
） ・コードはワード−ビットの一部にコード化され
、アドレス情報はビットの他の一部にコード化される。
れたアドレス・アウト −８ピンＣＡＭデータ Ｉｌｏ
−４８ビンマッチ・データ・イン （マスクされず） −４８ビンマッチ・
データφイン （マスク・ビット） −４８ビン制御信号
Ｅ、Ｇ、Ｗ −３ピン状態フラグ（マツ
チ、フル、 複数マツチ） −３ピン電源、但し
８出力ごとにＶｃｃ およびＶｓｓを１対、回路 に１対、入力に１対と仮定 −１６ピン総計 １８２ビン この発明によると、３つのメモリ・サイクルを使用して
、４８データ・ビットを１６ビツト・バスに時間多ｍ化
することによって、必要とされるパッケージ・ピンの数
の実質的な削減が実現され得る。これを達成するために
、この発明は３つの４８ビット内部レジスタを使用して
、ＣＡＭデータ、マスクされないマツチ・ワードおよび
マスク・ビットを保持する。これらの３つの４８ビツト
レジスタは３サイクルで１６ビツトＩ／Ｏバスからロー
ドされる。データ書込サイクルおよびデータ読出サイク
ルに加えて、コマンド書込サイクルおよび状態読出サイ
クルがこの発明においては利用され、さらに１６とット
バスへの、およびそこからのアドレス情報、命令情報お
よびフラグ情報を多重化する。この後者は、特別制御信
号（Ｄ／Ｃ−データ／コマンド）を費してなされる。コ
マンド書込サイクルの間、書込コマンドはコマンド・ワ
ードのフォーマットを採用し、オペレーショナル（ＯＰ
） ・コードはワード−ビットの一部にコード化され
、アドレス情報はビットの他の一部にコード化される。
状態読出動作の間、フラグ状態に関する情報は状態ワー
ド・ビットの一部にコード化され、アドレス情報は状態
ワード・ビットの他の部分にコード化される。多重化技
術を使用して、コマンド書込および状態読出情報を利用
し、１６ビツト・バス上へのその配置を可能にするこの
能力は、この発明の重要な特徴である。
ド・ビットの一部にコード化され、アドレス情報は状態
ワード・ビットの他の部分にコード化される。多重化技
術を使用して、コマンド書込および状態読出情報を利用
し、１６ビツト・バス上へのその配置を可能にするこの
能力は、この発明の重要な特徴である。
情報の多重化に関するこの発明の教示を使用すると、必
要とされるピンの総数は以下のように削減される。
要とされるピンの総数は以下のように削減される。
Ｉｌｏ −１６ピン制御
信号 −４ピンフラグ（マツチ
；フル） −２ピン電？Ｒ’
−６ビン（出力に必要なＶｃｃおよび ＶＳＳの対はより少数で ある） 総数 ２８ビン この発明のもう１つの重要な局面によると、ワード内の
いずれかの、またはすべてのビットがマスク可能であり
得、かつアレイ内のいずれかの、またはすべてのワード
についてマスクおよびリセットが共に可能であり得るＣ
ＡＭアレイが提供される。
信号 −４ピンフラグ（マツチ
；フル） −２ピン電？Ｒ’
−６ビン（出力に必要なＶｃｃおよび ＶＳＳの対はより少数で ある） 総数 ２８ビン この発明のもう１つの重要な局面によると、ワード内の
いずれかの、またはすべてのビットがマスク可能であり
得、かつアレイ内のいずれかの、またはすべてのワード
についてマスクおよびリセットが共に可能であり得るＣ
ＡＭアレイが提供される。
この発明のさらなる特徴は、特別なＣＡＭプロセッサ・
アーキテクチャが用いられることである。
アーキテクチャが用いられることである。
このアーキテクチャは以下の構造を含む。
１、 ＣＡＭセル・アレイ
ＣＡＭセルのアレイが所望の構成に配
置される。ワード争ラインおよびマ・ソチ・ラインが同
じ方向に延び、ビット・ラインはワード・ラインに対し
て垂直に延びる。
じ方向に延び、ビット・ラインはワード・ラインに対し
て垂直に延びる。
２、 行デコーダ
〜１デコーダのうちの１つが所望のワードのみを選択す
る。
る。
３、 ビット・ライン・プリチャージ回路これは高速
非破壊セル読出のために、 ビット・ラインを最適レベルまでプリチャージする。
非破壊セル読出のために、 ビット・ラインを最適レベルまでプリチャージする。
４、 ビット・ライン記述子回路
各関連ビットにつき１つ（すなわち、
各ビット・ライン対につき１つ）の記述子が設けられる
。これはマスク・レジスタ、彼比較数レジスタ、センス
アンプおよびプログラム可能なビット・ライン書込回路
からなる。
。これはマスク・レジスタ、彼比較数レジスタ、センス
アンプおよびプログラム可能なビット・ライン書込回路
からなる。
データは、ワード・ラインが選択され
た状態で、ビット・ラインを介してＣＡＭセル内に書込
まれ得る。被比較数レジスタは、ビット・ライン上およ
びセル内に書込まれるべきデータとともに、プログラム
可能なビット・ライン書込回路をプログラムする。デー
タは、ワード・ラインが選択された状態で、ビット・ラ
インを介してＣＡＭセルから読出され得る。
まれ得る。被比較数レジスタは、ビット・ライン上およ
びセル内に書込まれるべきデータとともに、プログラム
可能なビット・ライン書込回路をプログラムする。デー
タは、ワード・ラインが選択された状態で、ビット・ラ
インを介してＣＡＭセルから読出され得る。
ビット・ライン上のセル信号は、センスアンプによって
増幅される。
増幅される。
非破壊的並列サーチ（マツチ）は、す
べてのワード・ラインが選択されずに、すべてのアレイ
に対して行なわれ得る。
に対して行なわれ得る。
５゜
被比較数レジスタおよびマスク・レジスタ内のデータは
、プログラム可能なビット・ライン書込回路をプログラ
ムするために使用される。マツチ動作の間、ＣＡＮ１セ
ル・データは、関連するビット・ライン対土に現われる
データと同時に比較されるであろう。
、プログラム可能なビット・ライン書込回路をプログラ
ムするために使用される。マツチ動作の間、ＣＡＮ１セ
ル・データは、関連するビット・ライン対土に現われる
データと同時に比較されるであろう。
マスク・レジスタ内のデータはプログ
ラム可能なビット・マスキングのために使用される。マ
スク・レジスタ内の論理「１」は被比較数レジスタ内の
データを重ね書きするであろうし、一方マスク・レジス
タ内の論理「０」は、被比較数レジスタ内の対応するデ
ータがセル内への書込のためにビット・ライン上に現わ
れるのを可能にする。このようにしてビットのいずれか
、またはすべてがマスクさ得る。
スク・レジスタ内の論理「１」は被比較数レジスタ内の
データを重ね書きするであろうし、一方マスク・レジス
タ内の論理「０」は、被比較数レジスタ内の対応するデ
ータがセル内への書込のためにビット・ライン上に現わ
れるのを可能にする。このようにしてビットのいずれか
、またはすべてがマスクさ得る。
ワード・マスキングおよびリセット回路各関連ワードに
つき１つが設けられ、 ６゜ ７゜ スキップ・ビットおよびエンプティ・ビットからなる。
つき１つが設けられ、 ６゜ ７゜ スキップ・ビットおよびエンプティ・ビットからなる。
ワードのいずれかまたはすべてがスキップ・ビットまた
はエンプティ・ビットによって完全にマスクされ得る。
はエンプティ・ビットによって完全にマスクされ得る。
すべてのエンプティ・ビットをリセットする（すべてを
エンプティにセットする）ことによって、アレイ全体が
リセットされ得る。データはデータバスを介して、これ
らのスキップ・ビットおよびエンプティ・ビット内へ、
またはそれらから転送され得る。
エンプティにセットする）ことによって、アレイ全体が
リセットされ得る。データはデータバスを介して、これ
らのスキップ・ビットおよびエンプティ・ビット内へ、
またはそれらから転送され得る。
マツチ検出器
これは「マツチがない」、「単数マツ
チ」または「複数マツチ」状態を検出し、かつチップ「
フル」またはチップ「エンプティ」状態を検出すること
ができる。
フル」またはチップ「エンプティ」状態を検出すること
ができる。
「フル」、「マツチ」および「複数マツチ」フラグが１
６ビツト・バス上において利用可能である。
６ビツト・バス上において利用可能である。
優先順位エンコーダ
単一マツチまたは複数マツチ状態の場
合には、最高優先順位のマツチの位置のアドレスがコー
ド化されるであろう。
ド化されるであろう。
「マツチがない」状態の場合、最高優先順位のエンプテ
ィの位置のアドレスかコード化されるであろう。
ィの位置のアドレスかコード化されるであろう。
８、 制御論理
１６ビツト・バスから受けられる命令
は内部タイミングを発生し、異なる動作を達成するであ
ろう。
ろう。
９、 以下のものを提供するために多重化された１６ビ
ツト・バス 行デコーダのためのアドレス・バス。
ツト・バス 行デコーダのためのアドレス・バス。
ＣＡＭセルのためのデータ ｌ／Ｏ０
マツチ・ワードのためのデータ ｌ／Ｏ（非比較数レジ
スタおよびマスク・レジスタ）。
スタおよびマスク・レジスタ）。
スキップ・ビットおよびエンプティ・ビットのためのデ
ータ Ｉｌｏ。
ータ Ｉｌｏ。
制御論理のための命令。
「フル」、「マツチ」、および「複数マツチ」のための
出力フラグ。
出力フラグ。
優先順位エンコーダからの「マツチ」位置または「エン
プティ」位置のいずれかのコード化されたアドレス。
プティ」位置のいずれかのコード化されたアドレス。
好ましい実施例の説明
第１図を参照すると、この発明のＣＡＭセル・アレイ１
１はＮビット幅ワードおよびＭワード深さで構成される
。典型的な、しかしながら限定的ではない、一実施例は
４８ビツト・ワードのアレイを含み、アレイ内には２５
６のそのようなワードが存在する。２つの特別なビット
（スキップ・ビットおよびエンプティ・ビット）がワー
ド・マスキングおよびリセットの目的のために各ワード
に付与される。ラインＢＬおよびＢＬを介して、アレイ
内の各ビットにビット・ライン記述子回路１（第２図に
より詳細に示される）が接続され、それはプログラム可
能なビット・ライン書込回路、被比較数レジスタ、マス
ク・レジスタおよびセンスアンプを含む。記述子回路１
はデータを１６ビツト・バス／Ｏと交換する。行デコー
ダ２が、複数のワード・ラインＷＬを含むバスを介して
アレイ１１に接続され、アレイ内の異なるワードを選択
する。ビット・ライン・プリチャージ回路３が複数のビ
ット・ラインＢＬおよびＢＬを介してアレイ１１に接続
され、そのようなビット・ラインの対がアレイ内のビッ
トの各列に設けられる。マッチ・ラインＭＬを介して、
ワード・マスキングおよびリセット回路４、マツチ検出
器５および優先順位エンコーダ６がアレイ１１の出力と
通信する。制御論理ネットワーク７は、バス／Ｏから受
けた命令に応答して回路４．５および６に入力を提供す
る。回路４．５および６は直接バス／Ｏと通信し、バス
／Ｏと回路４との間の通信は双方向性である。これらの
回路の細部は第２図に、より詳細に示される。
１はＮビット幅ワードおよびＭワード深さで構成される
。典型的な、しかしながら限定的ではない、一実施例は
４８ビツト・ワードのアレイを含み、アレイ内には２５
６のそのようなワードが存在する。２つの特別なビット
（スキップ・ビットおよびエンプティ・ビット）がワー
ド・マスキングおよびリセットの目的のために各ワード
に付与される。ラインＢＬおよびＢＬを介して、アレイ
内の各ビットにビット・ライン記述子回路１（第２図に
より詳細に示される）が接続され、それはプログラム可
能なビット・ライン書込回路、被比較数レジスタ、マス
ク・レジスタおよびセンスアンプを含む。記述子回路１
はデータを１６ビツト・バス／Ｏと交換する。行デコー
ダ２が、複数のワード・ラインＷＬを含むバスを介して
アレイ１１に接続され、アレイ内の異なるワードを選択
する。ビット・ライン・プリチャージ回路３が複数のビ
ット・ラインＢＬおよびＢＬを介してアレイ１１に接続
され、そのようなビット・ラインの対がアレイ内のビッ
トの各列に設けられる。マッチ・ラインＭＬを介して、
ワード・マスキングおよびリセット回路４、マツチ検出
器５および優先順位エンコーダ６がアレイ１１の出力と
通信する。制御論理ネットワーク７は、バス／Ｏから受
けた命令に応答して回路４．５および６に入力を提供す
る。回路４．５および６は直接バス／Ｏと通信し、バス
／Ｏと回路４との間の通信は双方向性である。これらの
回路の細部は第２図に、より詳細に示される。
この発明によるＣＡＭシステムのアーキテクチャ全体の
最も重要な特徴が第２図に示される。第１図のビット・
ライン記述子回路１のエレメントは点線の囲い１内に示
され、ＣＡＭレジスタ１７、マスク・レジスタ１８、被
比較数レジスタ１９、センスアンプ１４および、記述子
エレメント３６内に含まれるプログラム可能なビット・
ライン書込回路を含む。
最も重要な特徴が第２図に示される。第１図のビット・
ライン記述子回路１のエレメントは点線の囲い１内に示
され、ＣＡＭレジスタ１７、マスク・レジスタ１８、被
比較数レジスタ１９、センスアンプ１４および、記述子
エレメント３６内に含まれるプログラム可能なビット・
ライン書込回路を含む。
第２図の回路はまた、機能において第１図の行デコーダ
２に対応するアドレス・デコーダ３０を示し、これはバ
ス／Ｏから供給される８つのアドレス・ビットをデコー
ド化し、アレイ１１内の２５６ワードのうちの選択され
るべき１つを同定する。また、スキップ書込回路２０を
有するスキップ・ビット・アレイ２２および、エンプテ
ィ書込回路２３を有するエンプティ・ビット・アレイ２
４がアレイ１１の出力およびデコーダ３０に接続されて
いるのが示される。エレメント２２および２４からの出
力はスキップ／エンプティ・ビット・エレメント４１に
供給される。
２に対応するアドレス・デコーダ３０を示し、これはバ
ス／Ｏから供給される８つのアドレス・ビットをデコー
ド化し、アレイ１１内の２５６ワードのうちの選択され
るべき１つを同定する。また、スキップ書込回路２０を
有するスキップ・ビット・アレイ２２および、エンプテ
ィ書込回路２３を有するエンプティ・ビット・アレイ２
４がアレイ１１の出力およびデコーダ３０に接続されて
いるのが示される。エレメント２２および２４からの出
力はスキップ／エンプティ・ビット・エレメント４１に
供給される。
また第２図には、フル制御エレメント３７によって制御
され、かつ状態レジスタ４０およびフル・レジスタ３２
に出力をＩＪ（給するフル検出器３１が示される。状態
レジスタ４０は、状態読出動作の間１６ビツトでバス／
Ｏと通信する。
され、かつ状態レジスタ４０およびフル・レジスタ３２
に出力をＩＪ（給するフル検出器３１が示される。状態
レジスタ４０は、状態読出動作の間１６ビツトでバス／
Ｏと通信する。
マツチ制御エレメント３８によって制御されるマツチ検
出器２８は、単一マツチ信号をマツチ・レジスタ２９に
供給する。フル・レジスタ３２およびマツチ・レジスタ
２つからの信号は、フル・フラグ・エレメント２６およ
びマツチ・フラグ・エレメント２７に各々供給される。
出器２８は、単一マツチ信号をマツチ・レジスタ２９に
供給する。フル・レジスタ３２およびマツチ・レジスタ
２つからの信号は、フル・フラグ・エレメント２６およ
びマツチ・フラグ・エレメント２７に各々供給される。
マツチ検出器２８はまた状態レジスタ４０に、単数マツ
チ信号および複数マツチ信号の双方を供給する。
チ信号および複数マツチ信号の双方を供給する。
第２図はまた、マルチプレクサ制御エレメント３３の制
御下において、エレメント２８および３１から優先順位
エンコーダへの情報を多重化する優先順位マルチプレク
サ２５を示す。セグメント・カウンタ３４は、バス／Ｏ
および、ＯＰココ−発生器３つの出力に接続されるカウ
ンタ制御エレメント３５の制御下にある。カウンタ３４
は一方の出力を状態レジスタ４０に、もう一方の出力を
出力フィールド・セレクタおよびデータ・読出エレメン
ト４２に供給する。
御下において、エレメント２８および３１から優先順位
エンコーダへの情報を多重化する優先順位マルチプレク
サ２５を示す。セグメント・カウンタ３４は、バス／Ｏ
および、ＯＰココ−発生器３つの出力に接続されるカウ
ンタ制御エレメント３５の制御下にある。カウンタ３４
は一方の出力を状態レジスタ４０に、もう一方の出力を
出力フィールド・セレクタおよびデータ・読出エレメン
ト４２に供給する。
この発明のシステムは動作の４つのモードを有し、第２
図においてモード発生器１３の出力上の対応するブロッ
クによって示されたように、それらはコマンド書込（Ｃ
Ｗ）、データ書込（ＤＷ）、状態読出（ＳＲ）、および
データ読出（Ｄ Ｒ）である。データ書込モードにおい
ては、データが被比較数レジスタに書込まれる。モード
発生器１３はピンＥ上においてチップ可能化信号を、ピ
ンＧ上において出力可能化信号を、ピンＷ上において書
込可能化信号を、さらにビンＤ／Ｃ上においてコマンド
／データ信号を受ける。被比較数レジスタ１９はバス／
ＯおよびＣＡＭアレイ１１間における主要なバッファで
ある。データ書込動作が行なわれた後、コマンド書込サ
イクルの制御下においてオペレーション（ＯＰ） ・
コードのうちの１つが行なわれ、データをＣＡＭアレイ
１１内またはマスク・レジスタ１８内へと移動させる。
図においてモード発生器１３の出力上の対応するブロッ
クによって示されたように、それらはコマンド書込（Ｃ
Ｗ）、データ書込（ＤＷ）、状態読出（ＳＲ）、および
データ読出（Ｄ Ｒ）である。データ書込モードにおい
ては、データが被比較数レジスタに書込まれる。モード
発生器１３はピンＥ上においてチップ可能化信号を、ピ
ンＧ上において出力可能化信号を、ピンＷ上において書
込可能化信号を、さらにビンＤ／Ｃ上においてコマンド
／データ信号を受ける。被比較数レジスタ１９はバス／
ＯおよびＣＡＭアレイ１１間における主要なバッファで
ある。データ書込動作が行なわれた後、コマンド書込サ
イクルの制御下においてオペレーション（ＯＰ） ・
コードのうちの１つが行なわれ、データをＣＡＭアレイ
１１内またはマスク・レジスタ１８内へと移動させる。
コマンド書込サイクル下においては、コマンド書込命令
が１６ビツト・バス／Ｏ上にコード化される。バス／Ｏ
上の１６ビツトのうち４ビツトが、この発明において用
いられる１６０Ｐコードをデコード化するために使用さ
れる。また、アレイ１１内のどの位置にデータが被比較
数レジスタ１つから転送されるべきかをアドレス位置が
示すために、バス／Ｏ上には８ビツトが存在する。この
発明において用いられるＯＰコードが以下に挙げられる
。
が１６ビツト・バス／Ｏ上にコード化される。バス／Ｏ
上の１６ビツトのうち４ビツトが、この発明において用
いられる１６０Ｐコードをデコード化するために使用さ
れる。また、アレイ１１内のどの位置にデータが被比較
数レジスタ１つから転送されるべきかをアドレス位置が
示すために、バス／Ｏ上には８ビツトが存在する。この
発明において用いられるＯＰコードが以下に挙げられる
。
Ｏｐ コード ０ 初期設定
すべてのスキップ・ビットはＬＯＷ（スキップしない）
にセットされ、すべてのエンプティ・ビットはＨＩＧＨ
（エンプティ）にセットされる。
にセットされ、すべてのエンプティ・ビットはＨＩＧＨ
（エンプティ）にセットされる。
／ＭＡ Ｔ ＣＨおよび／ＦＵＬＬ出力が能動化される
。モードは４８ビツト・モードにセットされる。
。モードは４８ビツト・モードにセットされる。
マスク・レジスタおよびセグメント・カウンタは０にリ
セットされる。不履行の場合、その後のデータ書込は被
比較数レジスタへであり、その後のデータ読出は被比較
数レジスタからである。
セットされる。不履行の場合、その後のデータ書込は被
比較数レジスタへであり、その後のデータ読出は被比較
数レジスタからである。
マツチ・フラグおよびフル・フラグがこのコマンドによ
って能動化または不能化される。
って能動化または不能化される。
０ｐ コード ２ モード選択
使用者は１６または４８ビツト・モード間を選択するた
めにこのコマンドを使用できる。１６ビツト・モードで
は、セグメント・カウンタが増加されることはない。
めにこのコマンドを使用できる。１６ビツト・モードで
は、セグメント・カウンタが増加されることはない。
０ｐ コード ３ 被比較数レジスタをマスクφレ
ジスタへ移動せよ 被比較数レジスタ・データの内容がマスク・レジスタへ
移される。
ジスタへ移動せよ 被比較数レジスタ・データの内容がマスク・レジスタへ
移される。
Ｏｐ コード ４ マスク・レジスタを被比較数
レジスタへ移動せよ ０ｐ コード １ 出力制御 マスク・レジスタ・データの内容が被比較数しる。セグ
メント・カウンタは変化しない。
レジスタへ移動せよ ０ｐ コード １ 出力制御 マスク・レジスタ・データの内容が被比較数しる。セグ
メント・カウンタは変化しない。
ジスタヘ移される。
０ｐ コード ５ スキップ・ビットφアレイおよ
びエンプティ・ビット・アレイからＩ／Ｏボートへの出
力を可能化せよ その後のすべてのデータ・モード読出の結果、エンプテ
ィ・ビットおよびスキップ・ビットから出力バッファへ
のデータの流れが得られる。アドレスはコマンド・レジ
スタ・アドレス拳フィールドによって特定される。
びエンプティ・ビット・アレイからＩ／Ｏボートへの出
力を可能化せよ その後のすべてのデータ・モード読出の結果、エンプテ
ィ・ビットおよびスキップ・ビットから出力バッファへ
のデータの流れが得られる。アドレスはコマンド・レジ
スタ・アドレス拳フィールドによって特定される。
Ｏｐ コード ７ ＣＡＭを被比較数レジスタ
へ移動せよ コマンド・ワード・アドレス・フィールドによって特定
されたＣＡＭデータの内容が被比較数レジスタへ移され
る。セグメント・カウンタは変化しない。スキップ・ビ
ット・アレイおよびエンプティ・ビット・アレイ情報は
変えられない。
へ移動せよ コマンド・ワード・アドレス・フィールドによって特定
されたＣＡＭデータの内容が被比較数レジスタへ移され
る。セグメント・カウンタは変化しない。スキップ・ビ
ット・アレイおよびエンプティ・ビット・アレイ情報は
変えられない。
Ｏｐ コード ８ 予約された
Ｏｐ コード ６ 被比較数レジスタをＣＡＭに
移動せよ 被比較数レジスタ・データの内容がＣＡＭに移される。
移動せよ 被比較数レジスタ・データの内容がＣＡＭに移される。
エンプティ・ビットおよびスキップ・ビットは変化しな
い。ＣＡＭアドレスがコマンド・ワード・アドレス・フ
ィールドによって特定されＯｐ コード ９ ス
キップ・ビット制御使用者はこのコマンドを使用してス
キップ・ビット・アレイに書込可能である。１サイクル
でアレイ全体に書込むことが可能であり、または所望の
アドレス位置を提供することによって、いずれの個々の
ビットにも書込むことが可能である。
い。ＣＡＭアドレスがコマンド・ワード・アドレス・フ
ィールドによって特定されＯｐ コード ９ ス
キップ・ビット制御使用者はこのコマンドを使用してス
キップ・ビット・アレイに書込可能である。１サイクル
でアレイ全体に書込むことが可能であり、または所望の
アドレス位置を提供することによって、いずれの個々の
ビットにも書込むことが可能である。
０ｐ コード ／Ｏ エンプティ・ビット制御
使用者はこのコマンドを使用してエンプティ・ビット・
アレイに書込可能である。１サイクルでアレイ全体に書
込可能であり、または所望のアドレス位置を提供するこ
とによって、いずれの個々のビットにも書込可能である
。
アレイに書込可能である。１サイクルでアレイ全体に書
込可能であり、または所望のアドレス位置を提供するこ
とによって、いずれの個々のビットにも書込可能である
。
Ｏｐ コード １１ 被比較数レジスタから１／Ｏ
ポートへの出力を可能化せよ その後のすべてのデータ読出の結果、マスク・レジスタ
・セグメントから出力バッファへのデータの流れが得ら
れる。
ポートへの出力を可能化せよ その後のすべてのデータ読出の結果、マスク・レジスタ
・セグメントから出力バッファへのデータの流れが得ら
れる。
Ｏｐ コード １Ｂ ＣＡＭからＩ／Ｏボトへの
出力を能動化せよ その後のすべてのデータ読出の結果、ＣＡＭセグメント
から出力バッファへのデータの流れが得られる。ＣＡＭ
アドレスはコマンド・ワード・アドレス・フィールドに
よって特定される。
出力を能動化せよ その後のすべてのデータ読出の結果、ＣＡＭセグメント
から出力バッファへのデータの流れが得られる。ＣＡＭ
アドレスはコマンド・ワード・アドレス・フィールドに
よって特定される。
その後のすべてのデータ読出の結果、被比較数レジスタ
・セグメントから出力バッファへのデータの流れが得ら
れる。
・セグメントから出力バッファへのデータの流れが得ら
れる。
Ｏｐ コード １４ 被比較数レジスタをＣＡＭに
移動せよ（エンプティ・ビットおよびスキップ・ビット
を共にＬＯＷにリセットせよ）０ｐ コード １２
マスク・レジスタから１／Ｏポートへの出力を可能化せ
よ 被比較数レジスタ・データの内容が、コマンド・ワード
・アドレス・フィールドによって特定されるアドレス（
ＣＡＭアドレス）内へ移される。
移動せよ（エンプティ・ビットおよびスキップ・ビット
を共にＬＯＷにリセットせよ）０ｐ コード １２
マスク・レジスタから１／Ｏポートへの出力を可能化せ
よ 被比較数レジスタ・データの内容が、コマンド・ワード
・アドレス・フィールドによって特定されるアドレス（
ＣＡＭアドレス）内へ移される。
対応するエンプティ・ビットおよびスキップ・ビットは
共にＬＯＷにリセットされる。
共にＬＯＷにリセットされる。
０ｐ コード １５ ロード・セグメント・カウンタ
使用者はセグメント・カウンタを変化させ、３つのセグ
メントのいずれか１つに達することが可能である。
メントのいずれか１つに達することが可能である。
これらの１６のＯｐコード命令は、１６ビツト・バス上
のコマンド・ワードの４つの上位ビットこよってコード
化される。典型的なコマンド・ワードは以下のようなも
のである。
のコマンド・ワードの４つの上位ビットこよってコード
化される。典型的なコマンド・ワードは以下のようなも
のである。
Ｄ１５Ｄ１４Ｄ１３Ｄ１２Ｄ１１Ｄ／ＯＤ９Ｄ８Ｄ７Ｄ
６Ｄ５Ｄ４Ｄ３Ｄ２ＤＩＤ０状聾読出は通常、使用者が
マツチ位置と、それか複数のマッノチであるか単数のマ
ツチであるかと、さらにチップが依然としてフルである
かとを知ることを所望するマツチ動作に続くものである
。状態レジスタ３０の内容はバス／Ｏ上に読出され得る
。２つのビットがセグメント・カウンタ２２から、８つ
のビットが優先順位エンコーダ２１からのアドレス位置
表示から、さらに３つのフラグ・ビットがフル検出器３
１ならびに、マツチおよび複数マツチ検出器２８から読
出され得る。
６Ｄ５Ｄ４Ｄ３Ｄ２ＤＩＤ０状聾読出は通常、使用者が
マツチ位置と、それか複数のマッノチであるか単数のマ
ツチであるかと、さらにチップが依然としてフルである
かとを知ることを所望するマツチ動作に続くものである
。状態レジスタ３０の内容はバス／Ｏ上に読出され得る
。２つのビットがセグメント・カウンタ２２から、８つ
のビットが優先順位エンコーダ２１からのアドレス位置
表示から、さらに３つのフラグ・ビットがフル検出器３
１ならびに、マツチおよび複数マツチ検出器２８から読
出され得る。
この発明において用いられる状態ワードは以下のように
説明され得る。以下に示されたように、状態ワードの下
位の８つのビットはコード化されたアドレスであり、使
用者に位置を示す。
説明され得る。以下に示されたように、状態ワードの下
位の８つのビットはコード化されたアドレスであり、使
用者に位置を示す。
Ｄ１５Ｄ１４Ｄ１３ °１２Ｄ１１Ｄ／ＯＤ９Ｄ８
Ｄ７Ｄ６Ｄ５Ｄ４Ｄ３Ｄ２ＤＩＤ０典型的な状態ワード 上位の３つのビットは、複数マツチ・フラグ、フル・フ
ラグおよび単数マツチフラグを含む状態フラグを固定す
る。これらの内部フラグは外部フラグと同様のものであ
るべきであるが、しかしながら出力が能動化されない場
合、フラグはハイであるであろう。
Ｄ７Ｄ６Ｄ５Ｄ４Ｄ３Ｄ２ＤＩＤ０典型的な状態ワード 上位の３つのビットは、複数マツチ・フラグ、フル・フ
ラグおよび単数マツチフラグを含む状態フラグを固定す
る。これらの内部フラグは外部フラグと同様のものであ
るべきであるが、しかしながら出力が能動化されない場
合、フラグはハイであるであろう。
データ読出は、使用者がＣＡＭレジスタ１７、比較レジ
スタ１９、マスク・レジスタ１８またはメモリ４１から
のスキップ・ビット情報およびエンプティ・ビット情報
から情報を得られる読出動作である。したがって、デー
タ読出動作は、先のコマンド書込サイクルに応じて４つ
のレジスタのうちの１つから情報を読出すであろう。
スタ１９、マスク・レジスタ１８またはメモリ４１から
のスキップ・ビット情報およびエンプティ・ビット情報
から情報を得られる読出動作である。したがって、デー
タ読出動作は、先のコマンド書込サイクルに応じて４つ
のレジスタのうちの１つから情報を読出すであろう。
この発明においては各ワードにつき２つの状態ビットが
用いられ、一方はスキップ・ビットであり他方はエンプ
ティ・ビットと呼ばれる。スキップ・ビットは使用者が
ワードを完全にマスクすることを可能にするために用い
られ、エンプティ・ビットはアレイ内のエンプティ・ビ
ット位置に関連して使用される。
用いられ、一方はスキップ・ビットであり他方はエンプ
ティ・ビットと呼ばれる。スキップ・ビットは使用者が
ワードを完全にマスクすることを可能にするために用い
られ、エンプティ・ビットはアレイ内のエンプティ・ビ
ット位置に関連して使用される。
この発明は、最高優先順位のアドレス位置の表示を提供
するために優先順位エンコーダ２１を使用する。アレイ
全体の比較が行なわれるマツチ動作のために、この特徴
はマツチが存在する場合、マツチ位置の表示を提供する
であろう。マツチが存在しなければ、優先順位エンコー
ダ２１は使用され得る次のエンプティ・アドレスを指摘
するであろう。使用者が完全にマスクできるマツチ位置
が１つより多く存在する複数マツチ状態においては、マ
ツチしたすべての位置を同定できるまでワードごとに完
全にマスクすることが可能であり、これはスキップ・ビ
ット・回路２０およびスキップ・ビ・ント争アレイ２２
１こよって示されたスキップ・ビットの機能である。こ
こで使用されるもう１つのビットはエンプティ・ビット
であり、エンプティ書込回路２３およびエンプティ・ビ
ット・アレイ２４によって示される。エンプティ・ビッ
トは２つの状態を有し、そのうちの１つはエンプティで
あり、他方はフルである。特定のワード位置が使用され
、使用者はこの特定のビット位置が占有されてることを
示すようにエンプティ・ビットをセットすることが可能
である。したがって、使用者がＣＡＭセルに書込むこと
を所望するとき、その中の一部の位置が既に中にデータ
を有していることを知るであろう。
するために優先順位エンコーダ２１を使用する。アレイ
全体の比較が行なわれるマツチ動作のために、この特徴
はマツチが存在する場合、マツチ位置の表示を提供する
であろう。マツチが存在しなければ、優先順位エンコー
ダ２１は使用され得る次のエンプティ・アドレスを指摘
するであろう。使用者が完全にマスクできるマツチ位置
が１つより多く存在する複数マツチ状態においては、マ
ツチしたすべての位置を同定できるまでワードごとに完
全にマスクすることが可能であり、これはスキップ・ビ
ット・回路２０およびスキップ・ビ・ント争アレイ２２
１こよって示されたスキップ・ビットの機能である。こ
こで使用されるもう１つのビットはエンプティ・ビット
であり、エンプティ書込回路２３およびエンプティ・ビ
ット・アレイ２４によって示される。エンプティ・ビッ
トは２つの状態を有し、そのうちの１つはエンプティで
あり、他方はフルである。特定のワード位置が使用され
、使用者はこの特定のビット位置が占有されてることを
示すようにエンプティ・ビットをセットすることが可能
である。したがって、使用者がＣＡＭセルに書込むこと
を所望するとき、その中の一部の位置が既に中にデータ
を有していることを知るであろう。
セグメント・カウンタ２２は内部セグメントの跡を辿り
、その結果１６ビツト・バス／Ｏは４８ビット動作のた
めに使用され得る。１６ビツト・モードの動作の３ター
トにおいては、カウンタ２２内のセグメント・カウント
が既に第１のカウントにセットされている。しかしなが
ら、使用者が、上に示されたＯＰコード１５を使用する
ことによって、第２のセグメント・カウントまたは第３
のセグメント・カウントに進むことが可能な、使用者が
プログラム可能な特徴も存在する。
、その結果１６ビツト・バス／Ｏは４８ビット動作のた
めに使用され得る。１６ビツト・モードの動作の３ター
トにおいては、カウンタ２２内のセグメント・カウント
が既に第１のカウントにセットされている。しかしなが
ら、使用者が、上に示されたＯＰコード１５を使用する
ことによって、第２のセグメント・カウントまたは第３
のセグメント・カウントに進むことが可能な、使用者が
プログラム可能な特徴も存在する。
２つの外部フラグが存在し、そのうちの一方は「フル」
フラグであり、エレメント２６で示され、他方は「マツ
チ」フラグであり、エレメント２７によって示される。
フラグであり、エレメント２６で示され、他方は「マツ
チ」フラグであり、エレメント２７によって示される。
マツチがアレイ内に存在し、それがマツチ検出器２８に
よって検出され、マツチ・レジスタ２９を介してフラグ
２７に伝えられると、マツチ・フラグはローになるであ
ろう。同様ニ、アレイ１１内のすべての位置がフルであ
り、それがフル検出器３１によって検出され、かつフル
・レジスタ３２を介してフラグ２６に伝えられると、フ
ル・フラグはローとなるであろう。フル・フラグ２６が
ハイであるとき、これはアレイ１１内に依然としてエン
プティの位置が使用者のために存在することを意味し、
マツチ・フラグ２７がハイのままであるとき、これはマ
ツチが存在しないことを意味する。
よって検出され、マツチ・レジスタ２９を介してフラグ
２７に伝えられると、マツチ・フラグはローになるであ
ろう。同様ニ、アレイ１１内のすべての位置がフルであ
り、それがフル検出器３１によって検出され、かつフル
・レジスタ３２を介してフラグ２６に伝えられると、フ
ル・フラグはローとなるであろう。フル・フラグ２６が
ハイであるとき、これはアレイ１１内に依然としてエン
プティの位置が使用者のために存在することを意味し、
マツチ・フラグ２７がハイのままであるとき、これはマ
ツチが存在しないことを意味する。
マッチ・ラインおよびフル・ライン双方からの信号は、
優先順位マルチプレクサ２５を介して優先順位エンコー
ダ２１内へ入る（第２図）。マツチが存在しなければ、
エンプティ位置もデコード化されるであろう。エンプテ
ィ情報およびマツチ情報の双方が優先順位エンコーダ２
１に供給される。フル検出器３１は、アレイがフルまた
はエンプティのいずれであるかを検出するであろう。
優先順位マルチプレクサ２５を介して優先順位エンコー
ダ２１内へ入る（第２図）。マツチが存在しなければ、
エンプティ位置もデコード化されるであろう。エンプテ
ィ情報およびマツチ情報の双方が優先順位エンコーダ２
１に供給される。フル検出器３１は、アレイがフルまた
はエンプティのいずれであるかを検出するであろう。
マツチ検出器２８はマツチ状態またはマツチがない状態
を検出し、一方優先順位エンコーダ２１はマツチ・ワー
ドのアドレス位置を提供する。優先順位エンコーダ・マ
ルチプレクサ２５はエンプティ位置情報およびマツチ位
置情報を多重化し、その結果２つのうちの１つがエンコ
ーダ２１内へと入ってくるであろう。
を検出し、一方優先順位エンコーダ２１はマツチ・ワー
ドのアドレス位置を提供する。優先順位エンコーダ・マ
ルチプレクサ２５はエンプティ位置情報およびマツチ位
置情報を多重化し、その結果２つのうちの１つがエンコ
ーダ２１内へと入ってくるであろう。
第３図を参照すると、９つのトランジスタ・セルが示さ
れ、そのうちトランジスタＭ１、Ｍ２、Ｍ５、Ｍ６は基
本的記憶エレメントであり、かつ交差結合対である。ノ
ードＳＴおよびＳＴは記憶ノードであり、トランジスタ
Ｍ３、Ｍ４は、を己憶ノードをビット・ライン対ＢＬお
よび肛に接続するアクセス・トランジスタである。セル
・アクセスはＷＬを介するワード・ライン選択によって
制御される。トランジスタＭ７、Ｍ８はマツチ・トラン
ジスタである。それらは、記憶ノードＳＴ。
れ、そのうちトランジスタＭ１、Ｍ２、Ｍ５、Ｍ６は基
本的記憶エレメントであり、かつ交差結合対である。ノ
ードＳＴおよびＳＴは記憶ノードであり、トランジスタ
Ｍ３、Ｍ４は、を己憶ノードをビット・ライン対ＢＬお
よび肛に接続するアクセス・トランジスタである。セル
・アクセスはＷＬを介するワード・ライン選択によって
制御される。トランジスタＭ７、Ｍ８はマツチ・トラン
ジスタである。それらは、記憶ノードＳＴ。
ＳＴおよびビット・ライン対ＢＬ、ＢＬが入力であり、
マツチ・ノードＭが出力である排他的Ｎ。
マツチ・ノードＭが出力である排他的Ｎ。
Ｒ形状で接続される。セル・データがビット・ライン上
のそれに等しいとき、論理ローがＭ上に現われる。
のそれに等しいとき、論理ローがＭ上に現われる。
−マッチ状態
同じワード内のすべてのＮビットがそれらの各々のビッ
ト・ライン対土にマツチング・データを有するとき、マ
ツチ状態が生じる。すべてのセル・マツチ・ノードが論
理ローであるので、マッチ・ライン上のプル・ダウン・
トランジスタＭ１Ｂはいずれもオンにはされ得ない。し
たがって、マッチ・ラインは論理ハイのままであろう。
ト・ライン対土にマツチング・データを有するとき、マ
ツチ状態が生じる。すべてのセル・マツチ・ノードが論
理ローであるので、マッチ・ライン上のプル・ダウン・
トランジスタＭ１Ｂはいずれもオンにはされ得ない。し
たがって、マッチ・ラインは論理ハイのままであろう。
対照的に、いずれの非マツチ状態も、マッチ・ラインが
ローに引かれるという結果をもたらすであろう。
ローに引かれるという結果をもたらすであろう。
−ビット舎マスキング
ＢＬおよびＢＬが共にトランジスタＭｌｌおよびＭ１２
によってローにセットされるとき、マツチφノードＭは
ＣＡＭセル・データ１こかかわりなくローであろう。し
たがって、この特定のビットはマツチに強制されるであ
ろう。ビット・マスキング状態は、マスク・レジスタ１
８を「１」にセット（Ｂ Ｌ、およびＢＬを共にローに
強制）することによって達成され得る。マスク・レジス
タが「０」にセットされるとき、レジスタ１９内のデー
タがビット・ライン対土に現われ得る。
によってローにセットされるとき、マツチφノードＭは
ＣＡＭセル・データ１こかかわりなくローであろう。し
たがって、この特定のビットはマツチに強制されるであ
ろう。ビット・マスキング状態は、マスク・レジスタ１
８を「１」にセット（Ｂ Ｌ、およびＢＬを共にローに
強制）することによって達成され得る。マスク・レジス
タが「０」にセットされるとき、レジスタ１９内のデー
タがビット・ライン対土に現われ得る。
−ワード番マスキング
ワードマスキングは、スキップ・ビットまたは／および
エンプティ・ビットのいずれかをハイにセットすること
によって達成され得る。どちらの場合においても、最終
のマッチ・ライン出力（ＭＬ’）は、マツチが存在して
も非マツチ状態を示すＮＡＮＤゲート（４７）およびＮ
ＯＲゲート（４８）を介してローに強制されるであろう
。
エンプティ・ビットのいずれかをハイにセットすること
によって達成され得る。どちらの場合においても、最終
のマッチ・ライン出力（ＭＬ’）は、マツチが存在して
も非マツチ状態を示すＮＡＮＤゲート（４７）およびＮ
ＯＲゲート（４８）を介してローに強制されるであろう
。
−アレイ・リセット
すべてのエンプティ・ビットがハイにセットされるとき
、すべてのＭワードはエンプティにセットされ、新しい
データのために利用可能である。
、すべてのＭワードはエンプティにセットされ、新しい
データのために利用可能である。
第１図は、この発明のエレメントを示す機能ブロック図
である。 第２図は、この発明によるＣＡＭアレイ・プロセッサの
形状の細部をさらに示すブロック図である。 第３図は、ワード・マスキングおよびワード・リセッテ
ィングまたはアレイ・リセッティングのためにこの発明
において使用される論理の一部を示す図である。 図において、１はビット・ライン記述子回路、２は行デ
コーダ、３はビット−ライン・プリチャージ回路、４は
ワード・マスキングおよびリセット回路、５はマツチ検
出器、６は優先順位エンコーダ、７は制御論理ネットワ
ーク、／Ｏは１６ビツトバス、１４はセンスアンプ、１
７はＣＡＭレジスタ、１８はマスク・レジスタ、１つは
被比較数レジスタ、３６は記述子エレメントを示す。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド
である。 第２図は、この発明によるＣＡＭアレイ・プロセッサの
形状の細部をさらに示すブロック図である。 第３図は、ワード・マスキングおよびワード・リセッテ
ィングまたはアレイ・リセッティングのためにこの発明
において使用される論理の一部を示す図である。 図において、１はビット・ライン記述子回路、２は行デ
コーダ、３はビット−ライン・プリチャージ回路、４は
ワード・マスキングおよびリセット回路、５はマツチ検
出器、６は優先順位エンコーダ、７は制御論理ネットワ
ーク、／Ｏは１６ビツトバス、１４はセンスアンプ、１
７はＣＡＭレジスタ、１８はマスク・レジスタ、１つは
被比較数レジスタ、３６は記述子エレメントを示す。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド
Claims (9)
- （１）内容でアドレス指定可能なメモリ・システムであ
り、 Ｎビット・ワード×Ｍワード・セルのアレイ内の行およ
び列に配列される複数のメモリ・セルと、前記アレイを
介して延び、前記メモリ・セル内の異なるワードをアド
レス指定するための複数のワード・ラインとを含み、前
記ワードの各々は、前記アレイ内を第１の方向に延びる
、前記セルのうちの複数の隣接するセルを含み、 前記アレイを介して、前記ワード・ラインと平行に前記
第１の方向に延びる複数のマッチ・ラインと、 前記アレイを介して、前記第１の方向に対して垂直な第
２の方向に延びる複数のビット・ラインとを含み、前記
ビット・ラインの各々は、前記アレイを介して前記第２
の方向に延びる前記セルの１つの列内の前記セルと通信
し、 前記ビット・ラインは対で配置され、前記ビット・ライ
ンの対は前記列の各々の前記セルの各々と通信する、シ
ステム。 - （２）Ｉ／Ｏバスと、 ビット・ラインの前記対の各々に関連するビット・ライ
ン記述子回路とを含み、 前記ビット・ライン記述子回路は、 非比較数レジスタと、 マスク・レジスタと、 センスアンプと、 プログラム可能なビット・ライン書込回路とを含み、 前記セルに書込まれるべきデータを前記データ・バスか
ら前記被比較数レジスタへ供給するための手段と、 書込まれるべき前記データを前記被比較数レジスタから
前記プログラム可能なビット・ライン書込回路へ供給す
るための手段と、 書込まれるべき前記データを前記プログラム可能なビッ
ト・ライン書込回路から、前記列の所与の１つのうちの
前記ビット・ラインの前記対のすべてに供給するための
手段とをさらに含む、特許請求の範囲第１項に記載の、
システム。 - （３）前記センスアンプの１つを関連する列のビット・
ラインの前記対に接続し、前記ワード・ラインの１つに
よって能動化された前記列内の前記セルの１つからデー
タを読出すための手段を含む、 特許請求の範囲第２項に記載の、システム。 - （４）前記セル内に記憶されたデータについてマッチ動
作を行なうための手段を含み、前記マッチを行なう手段
は、 前記ワード選択ラインを不能化するための手段と、 選択されたマッチを前記被比較数レジスタおよび前記マ
スク・レジスタから前記プログラム可能なビット・ライ
ンへ供給するため手段と、 前記選択されたマッチ・データを前記セル内のデータと
同時に比較するための手段と、 前記選択されたマッチ・データと、前記セル内の前記デ
ータとの間のマッチの発生を検出するための手段とをさ
らに含む、 特許請求の範囲第２項に記載の、システム。 - （５）前記セル内に記憶されるべきデータについてマス
キング動作を行なうための手段を含み、前記マスクを行
なう手段は、 前記セル内でマスクされるべきデータ・ビットに対応す
る選択された信号ビットを前記マスク・レジスタへ供給
するための手段と、 前記セルに記憶されるべきデータ・ビットを供給するた
めの手段と、 前記供給されたデータ・ビットを前記マスク・レジスタ
の内容と比較し、マスクされるべき前記データ・ビット
に対応する前記選択された信号ビットに対応するビット
を、前記供給されたデータ・ビットから除去するための
手段と、 前記比較の後に残存する前記供給されたビットを前記セ
ルに伝達するための手段とをさらに含む、特許請求の範
囲第２項に記載の、システム。 - （６）記憶されるべき前記供給されたビットがＩ／Ｏバ
スから前記被比較数レジスタへ伝送される、 特許請求の範囲第５項に記載の、システム。 - （７）前記セル内にマスクされるべきデータに対応する
前記選択された信号ビットが前記被比較数レジスタから
前記マスク・レジスタへ伝送される、 特許請求の範囲第６項に記載の、システム。 - （８）前記セル内にマスクされるべきデータに対応する
前記選択された信号ビットが、まず前記Ｉ／Ｏバスから
前記被比較数レジスタへ、次に前記マスク・レジスタへ
伝送され、記憶されるべき前記供給されたビットは前記
Ｉ／Ｏバスから前記被比較数レジスタへ伝送される、 特許請求の範囲第７項に記載の、システム。 - （９）前記被比較数レジスタおよび前記マスク・レジス
タが、前記Ｉ／Ｏバスのビット容量の倍数であるビット
容量を有する、特許請求の範囲第５項に記載の、システ
ム。
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