JPH0271498A

JPH0271498A - 半導体記憶装置

Info

Publication number: JPH0271498A
Application number: JP63224333A
Authority: JP
Inventors: Sumio Tanaka; 田中　寿実夫; Junichi Miyamoto; 順一宮本; Shigeru Atsumi; 渥美　滋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-07
Filing date: 1988-09-07
Publication date: 1990-03-12
Anticipated expiration: 2010-11-13
Also published as: JPH07105149B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、半導体記憶装置、特に不揮発性記憶素子の
駆動回路およびこの駆動回路を備えた半導体記憶装置に
関する。

（従来技術）第７図は従来回路における半導体記憶装置ガの冗長回路
の記憶素子部分の回路図を示している。この例では、２
層ポリシリコン構造を−ＵするＥ　Ｐ　ＲＯＭ　（Ｅ　
ｒａｓａｂｌｅ　ａｎｄ　Ｐ　ｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ　Ｏｎｌｙ　Ｍ　ｅｆｆｌｏｒｙ）のセルを記
憶素子１０３とした回路図を示す。この記憶素子と（７
ては、トンネル電流を利用したＥ　Ｅ　ＰＲＯＭ（Ｅ　
１ｃｅｔｒｉｃａｌｌｙ　Ｅ　ｒａｓａｂｌｅ　ａｎｄ
　Ｐ　ｒｏｇｒａｍｍａｂｌｃＲｅａｄ　Ｏｎｌｙ　Ｍ
　ｃｍｏｒｙ）等の他の不揮発性記憶素子でもよい。

第８図は、第７図の回路において、電源を役人した後の
各信号、電源電圧、およびノードの電位のタイミング・
チャートである。

第７図において、パワーオン回路１００は、例えば５Ｖ
の読み出し電源電圧ＶＣＣを投入後、「；ｉ圧ＶＣＣの
立上がりを第８図に示すｔｏの時点で検知し、信号Ｐ。

Ｎを発生し、Ｐチャンネル型トランジスタ１０１のゲー
トに信号Ｐ。Ｎを供給する。よって、Ｐチャンネル型ト
ランジスタ１０１か導通し、ノードＦにある電位、例え
ば読み出しモードの場合５■が供給される。さらに、ロ
ウ・デコーダ１０５からの信号■Ｇ１例えば読み出しモ
ードの場合５■が、７＄遊ゲートを有する記憶素子１０
３のゲートに供給される。この時、記ｔａ　Ｘ−子１０
３にあるデータが記憶されていれば、この記憶素子のし
きい値は上がっているので、この記憶素子１０３はオフ
となっているから、電流はインベータ１０４、およびＰ
チャンネル型トランジスタ１０２で構成されるフリップ
フロップ回路の方・＼流れる。また、あるデータが記憶
されてぃな１すれば、この５己憶索子１０３はオンして
いるので、前記フリップフロップ回路へは電流は流れな
い。

従来のこのような構成の回路では、ロウ・デコーダ１０
５からの信号ＶＧが記憶素子１０３のゲートに供給され
る時期が、パワーオン回路１００からの信号ＰＯＮによ
ってＰチャンネル型トランジスタ１０１が導通すること
によりある電位がノードＦに供給される時期よりも、や
や遅れる。これは、パワーオン回路１００と、ロウ・デ
コーダ１０５を使用する場合の記憶装置周辺回路中の遅
延時間の違い等の問題により生じる。このような場合、
第８図のタイミング・チャートに示すように、ｔ】の期
間において、記憶素子１０３のドレインと、ゲートには
高い電位差が生じ、さらに次の期間ｔ２においては、記
憶素子１０３のドレインと、ゲートには共に高い電位が
印加されることになる。記憶素子１０３がこのような状
態にさらされると、僅かではあるが、電子が記憶素子１
０３の浮遊ゲート中に注入されていき、記憶装置の電源
投入回数が多いと、このような電子が浮遊ゲート中に次
第に蓄積され、記憶素子１０３のしきい値が上がり、や
がて、記憶素子１０３は、読み出しモード時のゲートに
供給される電圧５Ｖでオフしてしまい、インバータ１０
４とＰチャンネル型トランジスタ１０２で構成されるフ
リップ・フロップ回路へ電流が流れてしまう。即ち誤書
込みが発生する可能性が多大にあった。

また、同じようにこのような構成の従来回路では、例え
ば不揮発性記憶素子でよく行う、記憶素子の書込み瓜を
チエツクするために、読み出し電圧ＶＣＣの電圧を高く
する場合、例えば８ｖにすると、通常、記憶素子１０３
の浮遊ゲートに電子がトラップされていなければ、即ち
書込みされていなければ、この記憶素子１０３はオンし
ているが、上記のような問題点により、次第に電子がト
ラップされていくことにより、記憶素子１０３のしきい
値が上がり、８Ｖでもオフしうる状態となり、上記と同
様にフリップ・フロップ回路へ電流が流れてしまう。即
ち記憶回路の誤読み出し動作が発生する恐れが多大にあ
った。

（発明が解決しようとする課題）この発明は上記のような問題点に鑑みてなされたもので
、読み出しモードの時の記憶素子に対する誤書込みを防
止できる半導体記憶素子の駆動回路およびこの駆動回路
によって駆動する誤書込みかされにくい信頼性の高い記
憶素子を備えた半導体記憶装置を提供することを目的と
する。

Ｃ発明の構成コ（課題を解決するための手段）この発明による半導体記憶素子を駆動させる駆動回路に
おいては、読み出し用電圧と、書込み用電圧を選択して
、記憶装置中の記憶素子のゲートにゲート電圧として供
給する。読み出しモードの時には、読み出し電圧に対し
て依存性の弱い電圧を記憶素子のゲートにゲート電圧と
して供給する。さらに記憶素子においては、〆を遊ゲー
トを共有するがドレイン端子を書込み用と、読み出し用
とに分離した記憶素子を用いる。このような構造の記憶
素子を用いることにより読み出しと書込みの回路を夫々
別系統とすることができる。このため、この記憶素子の
ドレインの構造において、読み出し側のドレイン構造を
書込みがされにくいＬＤＤ　（Ｌｏｗ　　Ｄｏｐｅｄ　
　Ｄｒａｉｎ）構造とすることができ、また、書込み側
のドレイン構造においては、従来通りの構造として、書
込み量を充分確保する一方、読み出しモード時の誤書込
みを充分防止できるようにした。

（作用）この発明による半導体記憶素子の駆動回路およびこの駆
動回路を備えた半導体記憶装置において、まず、記憶素
子の駆動回路においては、読み出し用電圧ＶＣＣと、書
込み用電圧ＶＰＰとが同一の回路内で選択されることに
よって記憶装置の周辺回路が簡略化され、読み出しモー
ドの時、記憶素子のゲートには、読み出し用電圧ＶＣＣ
が選択されるが、この時の記憶素子のゲートに供給され
る電圧は、この半導体記憶素子の駆動回路のディプレー
ション型トランジスタのしきい値電圧と、このディプレ
ーション型トランジスタの接地ゲート電圧によって決定
されることから、読み出し電圧Ｖｃｃの変動に関わらず
ある一定の電圧が供給されるようになる。また、書込み
モードの時には、書込み電圧ｖｐｐが選択され、駆動回
路内のディプレーション型トランジスタがオンすること
により、記憶素子のゲートに、所定の書込み電圧が供給
されるようになる。

また、記憶素子のドレインと、ゲートに夫々電圧が印加
される時期においては、従来のように、読み出し電圧Ｖ
ＣＣの立上がりを検知してから、ロウ・デコーダ等の記
憶装置周辺回路を介して記憶素子のゲートにゲート電圧
を供給すると、どうしても周辺回路中の遅延時間の違い
から記憶素子のドレインとソースに電圧が印加される時
期に大きな差がでていたが、この発明に係わる半導体記
憶素子の駆動回路を用いて記憶素子のゲートに電圧を供
給すると、上記したように、記憶装置の周辺回路が簡略
化されていることにより、記憶素子のドレインとゲート
に電圧が印加される時期において、前記遅延時間の短縮
が図られ、従来のような、大きな違いはなくなる。よっ
て、記憶素子のゲートとドレインにある一時期高い電位
差を生じる期間が非常に短くなり、電源投入回数が多い
と起こりうる記憶素子の浮遊ゲート内の電子の蓄積によ
る：Ａ誤書込の発生が低減し、あわせて書込み二チエツ
クをするための読み出し電圧■。０を高くした際の誤動
作の発生の点も改善される。さらに記憶素子において、
書込み用と読み出し用のドレイン端子を持ち、浮遊ゲー
トを共有する記憶素子を用いると、読み出しと、書込み
は別系統の回路にすることができ、このことから、読み
出し用例のドレインの構造を書込みがされに＜　Ｌ）Ｌ
　Ｄ　Ｄ（Ｌ　ｏｖ　　Ｄ　ｏｐｅｄ　　Ｄ　ｒａｌｎ
）構造とすることが可能となり、よって、読み出しモー
ドの時、誤書込みの発生が少なくなり、信頼性の高い半
導体記憶素子を提供できる。

上記のような、半導体記憶素子の駆動回路と、書込み用
と、読み出し用のドレイン端子を持ち、１り遊ゲートを
共有する記憶素子とを併用することにより、誤書込み、
誤動作の発生の少ない信頼性の高い半導体記憶装置が提
供できる。

（実施例）以下、第１図乃至第６図を用いて、この発明に係わる半
導体記憶素子の駆動回路およびこの駆動回路を備えた半
導体記憶装置の実施例について説明する。

（１）第１図は、この発明の第１の実施例に係わる′ｆ
−導体記憶素子の駆動回路の回路図を示す。

この半導体記憶素子の駆動回路においては、２つのディ
プレーション型トランジスタ６．７を用いる。このディ
プレーション型トランジスタ６．７のドレイン側ノード
４．５には夫々書込み電圧Ｖ１１、読み出し電圧ＶＣＣ
が供給される。ディプレーション型トランジスタ６のゲ
ート・ノード２には書込み時にゲートＳ圧が供給され、
ディプレーション型トランジスタ７のゲート・ノード３
は接地される。両ディプレーション型トランジスタ６．
７のソースは共通にノード１に接続される。

書込みモードの時には、ディプレーション型トランジス
タ６のゲート・ノード２にゲート電圧が供給され、ディ
プレーション型トランジスタ６がオンし、ノード１には
、ノード４から書込み用電源電圧ＶＰＰが電圧ｖｃとし
て供給される。

また、読み出しモードの時には、ノード２に電圧が供給
されず、ディプレーション型トランジスタ６がオフし、
ディプレーション型トランジスタ７のゲートが接地状態
であるので、ノード１には、ディプレーション型トラン
ジスタ７のゲート電圧から、ディプレーション型トラン
ジスタ７のしきい値電圧を引いた電圧が供給される。

このような構成の記憶素子の駆動回路によると、読み出
しモードの時、ノード１からここでは図示されていない
ノード１の先に接続されている記憶素子のゲートには、
読み出し電圧■。０の変動に関わらす、一定の電圧が供
給されるようになり、記ｔα索子の書込み量をチエツク
するために高い電圧、例えば読み出し電圧ＶＣＣとして
８Ｖが与えられたとしても、ディプレーション型トラン
ジスタ７のしきい値が、例えば−３■とすると、ノート
１には、ディプレーション型トランジスタ７のゲート電
圧から、ディプレーション型トランジスタ７のしきい値
電圧を引いたものが供給されるために、０−（−３）−
３Ｖとなり、よって３ｖが、ノード１を介して、図示し
ない記憶素子のゲートに供給される。即ち、この駆動回
路によると記憶素子のゲートに供給される電圧は、読み
出し電圧Ｖ、：ｃ、および書込み電圧ＶＰＰの変動に影
響されないことが分る。

（２）第２図は、この発明の第２の実施例に係わる半導
体記憶素子の駆動回路を備えた半導体記憶装置の冗長回
路における記憶部分の回路図を示す。

この実施例では、半導体記憶装置に、書込み用と読み出
し用とに分離されたドレイン端子を持ち、浮遊ゲート３
３を共有しているトランジスタ１０．１１で成る記憶素
子を用いる。

まず、この記憶素子への書込みの仕方について、第２図
を参照して説明する。

第２図に示すノード５に読み出し用電圧■。０として、
例えば５■、ノード４に書込み用電圧ＶＰＰとして、例
えば１２Ｖが印加されるものとする。ここで、ノード２
が１２Ｖとすると、ノード３がＯＶであるから、ディプ
レーション型トランジスタ６はオンし、ディプレーショ
ン型トランジスタ７はオフするので、ノード１には、Ｖ
ｏとして１２Ｖが供給される。よって、記憶素子のトラ
ンジスタ１０．１１の各々のゲートには、１２Ｖの高い
電位が印加される。ここで、書込み命令出力ＲＤＰＧＭ
が供給されるノード１２と、記憶素子に対するアドレス
出力Ａ１が供給されるノード１３に対し、ともに論理レ
ベルで０の信号が供給された時、ＮＯＲ回路１４によっ
て、ノード１５には、例えば５■が供給される。この時
、Ｎチャンネル型トランジスタ１６．１７のゲートには
夫々５Ｖ、１２Ｖが供給されているので、共にオンし、
ノード１８には５ｖが供給され、よって、Ｐチャンネル
型トランジスタ１９はオフし、また、Ｎチャンネル型ト
ランジスタ２４は、ノード１５に５Ｖが供給されている
ことからオンしているので、ノード２０は接地レベルの
ＯＶとなり、Ｐチャンネル型トランジスタ２１はオンす
る。また、Ｎチャンネル型トランジスタ２２はオフする
。したがって、ノード２３は、Ｐチャンネル型トランジ
スタ２１を通じて、書込み電圧の１２Ｖが供給されるの
で高い゛電位になり、記憶素子のトランジスタ１０のド
レインには、１２ｖの高い電位が印加され、また、トラ
ンジスタ１０のゲートにも、半導体記憶素子の駆動回路
から、１２Ｖの高い電位が印加されているので、トラン
ジスタ１０のドレイン、ゲートともに１２Ｖの高い電位
となり、書込み用と、読み出し用の分離されたドレイン
端子を持ち、浮遊ゲートを共をしているトランジスタ１
０．１１で成る記憶素子に電子が注入され、書込まれた
状態となる。即ち、しきい値が上がり、この記憶素子の
電流はオフする。

次に、書込み命令出力ＲＤＰＣ；Ｍ、およびアドレス出
力Ａ、のどちらか一方、あるいは両方に論理レベルで１
の信号が出力されたとすると、ＮＯＲ回路１４によって
、ノード１５には、ＯＶが供給され、Ｎチャンネル型ト
ランジスタ１６．１７はゲートに夫々５■、１２Ｖが供
給されて、ともにオンしているので、ノード１８には、
ＯＶが供給され、Ｐチャンネル型トランジスタ１９がオ
ンし、また、Ｎチャンネルトランジスタ２４はオフする
ので、ノード２０には、１２Ｖが供給され、Ｎチャンネ
ル型トランジスタ２２がオンし、また、Ｐチャンネル型
トランジスタ２１はオンする。この時、Ｐチャンネル型
トランジスタ２１を介して入ってくる１２Ｖの信号は、
Ｎチャンネル型トランジスタ２２がオンしているため、
記憶素子のトランジスタ１０のドレインには供給される
ことはなく、記憶素子に書込まれることはない。

即ち、記憶素子の電流はオンのままである。

記憶素子のトランジスタ１０．１１が書込まれた状態の
とき、即ち、記憶素子の電流がオフしている時、インバ
ーター２６と、Ｐチャンネル型トランジスタ２７で構成
されたフリップ・フロップ回路は、容量２８と２９によ
って、電源投入後、ノード３０が低レベル、ノード３１
が高レベルに傾く。逆に、書込まれていない状態では、
即ち、記憶素子の電流がオンしている時、この電流によ
って、ノード３１が低レベル、ノード３０が高レベルに
傾く。

読み出しモードの時は、ノード２がオフし、よって、デ
ィプレーション型トランジスタ６がオフする。このとき
、同じディプレーション型トランジスタ７のゲートが接
地状態であるので、ディプレーション型トランジスタ７
のしきい値電圧を一３ｖとするとノード１には、ディプ
レーション型トランジスタ７のゲート電圧から、しきい
値電圧を引いた電圧が供給されるので、０−　（−３）
−３Ｖが供給され、読み出し用電圧ＶＣＣがたとえ、８
Ｖの高電位になったとしても、記憶素子のトランジスタ
１１のゲートには、３Ｖに制御された低い電位しか印加
されないので、読み出し電圧ＶＣＣが高くなったとして
も、記憶素子に対する誤書込みや、記憶回路の誤動作を
防ぐことができる。読み出しの前に過渡的にノード１に
高電位が残っている時は、ｖｃＣ％あるいはＶＰＰをＯ
Ｖにして、−旦、ノード１の電位を下げてから読み出し
モードに入れば良い。また、Ｎチャンネル型トランジス
タ３２は、上記した記憶素子の電流がオンしている時、
ノード３１が過渡的に高レベルになっても、Ｎチャンネ
ル型トランジスタ３２のしきい値電圧降下により、電圧
を降下させ、記憶素子のトランジスタ１１に誤書込みが
発生しないように保護する。

また、容量３４．３５は、電源電圧が投入された時、ノ
ード２５が、ノード１に追随して、Ｐチヤンネル型トラ
ンジスタ１つがオンしないようにしている。

このような構成の回路によると、第１に半導体記憶素子
の駆動回路によって、記憶素子のゲートに印加される電
位を制御することにより、読み出しモード時に、高電位
がゲートに印加されることを防ぎ、第２に、この駆動回
路を用いることにより、記憶装置の周辺回路が簡略化さ
れるので、記憶素子のゲートとドレインに電圧が印加さ
れる時期において、遅延時間の短縮が図られ、大きな違
いはなくなる。これらのことから記ｔａ素子に対する誤
書込み、および誤動作の発生の可能性を低減することか
でき、さらに半導体記憶装置の記憶素子として、書込み
用と読み出し用の分離されたドレイン端子を持ち、浮遊
ゲート３３を共有する記ｔα素子を用いることにより、
書込み用と、読み出し用の回路を夫々別系統にすること
ができ、この記憶素子の読み出し用のドレインの構造を
より書込みのしにくいＬＤＤ構造とすることが可能とな
るので、さらに誤書込みの発生の可能性を低減すること
かできる。

次に、上記第２の実施例で用いられている書込み用と、
読み出し用とに分離されたドレイン端子、および共有し
た浮遊ゲートを有する記憶素子の構造について、第３図
乃至第５図を用いて説明する。

第３図は、書込み用と読み出し用とに分離されたドレイ
ン端子、および共有した浮遊ゲートを有する記憶素子の
平面図を示し、第４図（ａ）は、第３図のＡ−Ａ断面に
おける断面図、第４図（ｂ）は、Ｂ−Ｂ断面における断
面図を示す。

第３図、および第４図において、例えばＰ型のシリコン
半導体基板５０内に、書込み用Ｎ生型ドレイン領域５１
と読み出し用ドレインＮ＋型ドレイン領域５２が形成さ
れ、さらに読み出し用ドレイン側には、不純物濃度の低
いＮ−型ドレイン領域５３が形成され、いわゆるＬＤＤ
構造となっている。また、ソース側には、夫々共通のソ
ースＮ十型領域５４が形成され、電界型トランジスタを
なしている。半導体基板５０上には、ゲート絶縁膜５５
を介して、浮遊ゲート電極５６が、例えばポリシリコン
で形成され、さらにその上部には、絶縁膜５７を介して
、制御ゲート電極５８が、例えばＡＩ（アルミニウム）
で形成されている。

このような（１が成の半導体記憶素子によると、書込み
と、読み出しのドレイン領域を分離することこより、こ
れら各々のドレイン領域に接続される配線を夫々別系統
とすることが可能となり、このことから、読み出し側の
読み出し用のドレイン領域５２において、半導体記憶素
子に対する書込みを行なうことはなくなり、よって、こ
のドレイン領域５２に不純物の濃度を低くしたドレイン
領域５３を設け、いわゆる書込みのされに（ｔ、）Ｌ　
Ｄ　Ｄ構造とすることができ、半導体記憶素子に対する
誤書込みが防止される。

また、書込み側においては、従来通りのドレイン構造と
すること、および前記ドレイン領域５１．５２．５３は
、夫々分離されているため、チャンネル長を読み出し用
を充分大きく、また書込み用は充分小さくすることが可
能となり、半導体記憶素子に対する書込み量を充分に確
保することができる。極端な場合、書込み用のチャンネ
ル長は、いわゆるバンチスルーする程度に小さくしても
問題はない。

次に、この記憶素子が半導体装置の記憶素子として用い
られた場合の具体的−例を第５図を参照して説明する。

今、例えばこの記憶素子がＥＰＲＯＭであるとし、第５
図はその平面図を示している。

第５図において、例えばＰ型のシリコン半導体基板７０
内に、書込み用Ｎ＋ドレイン領域７１と読み出し用Ｎ生
型ドレイン領域７２が形成され、さらに読み出し用ドレ
イン側には、不純物濃度の低いＮ−型ドレイン領域を設
け、いわゆるＬＤＤ構造となっている。また、ソース側
には、書込み側ソースＮ中型領域７４、読み出し側ソー
スＮ子型領域７５が形成されており、夫々コンタクト孔
７６．７７が開孔され、図示しない配線と接続されてい
る。前記書込み用、読み出し用の各Ｎ生型ドレイン領域
７１．７２は、書込み用Ｎ−型井戸状領域７８、読み出
し用Ｎ−型井戸状領域７９に夫々接続されている。また
、この両Ｎ−型井戸状領域７８．７９には、夫々コンタ
クト孔８０．８１が開孔され、図示しない配線と接続さ
れている。さらに、このＰ型ンリコン半導体基板７０内
に、高濃度のＰ←型領ｖｃ８２を設け、素子分離、およ
びリーク電流の発生を防止している。また、このＰ！４
２シリコン半導体基板７０上には、図示しない第１の絶
縁膜を介し、浮遊ゲート８３が、例えばポリシリコンに
より形成され、さらにその上部に、図示しない第２の絶
縁膜を介し、制御ゲト８４が、例えばＡｌ（アルミニウ
ム）によって形成されている。

また、Ｅ　Ｐ　ＲＯＭでは、当然のことながら、旦書込
まれた内容を紫外線の照射によって消去し、１１１度、
新たな内容を書込むことができる。このような紫外線に
よる消去の際、消去されなくてよい記憶素子まで紫外線
侵入により不必要に消去されないようにこの記憶素子上
を図示しない第３の絶縁膜を介して、Ａｔ（アルミニウ
ム）８５により覆い、また制御ゲート８４を糊状にくね
らせ、不必要な紫外線が侵入しないように工夫かなされ
ている。

このような（ｊ４成の半導体記憶素子によると、前記第
３図、第４図を用いて説明したような効果に加え、」１
記のように、記憶素子をＡｌ（アルミニウム）８５で覆
うことにより、紫外線照射による不必要なデータ消去を
防止することができる。

（３）次に、第６図を参照して、この発明の第３の実施
例について説明する。

第６図は、従来例の半導体記憶装置の冗長回路の記憶部
分の回路と同じ回路であるか、記憶素子のゲートに接続
するノード１に、この発明に係わる記憶素子駆動回路を
接続したものである。

第６図において、パワーオン回路９０は、例えば５Ｖの
読み出し電源電圧ＶＣＣを投入後、その立上がりを検知
し、信号Ｐ。Ｎを発生し、Ｐチャンネル型トランジスタ
９１のゲートに信号ＰＯＮを供給する。よって、Ｐチャ
ンネル型トランジスタ９１が導通し、ノード９５にある
電位、例えば読み出しモードの場合、５■が供給される
。さらに、この発明に係わる記憶素子駆動回路からの信
号ＶＧ、例えば読み出しモードの場合、デイプレーンヨ
ン型トランジスタ７によって制御された電圧、例えばデ
ィブレーンョン型トランジスタ７のしきい値電圧を、例
えば−３ｖとすると、ノード１には、デイプｌノージョ
ン型トランジスタ７のゲト電圧から、しきい値電圧を引
いた電圧が供給されるので、Ｏ−（−３）−３Ｖが信号
■。とじて、浮遊ゲートを有する記憶素子９３のゲート
に供給される。この時、記憶素子９３にあるデータが記
憶されていれば、この記憶素子はオフし、電流は、イン
バータ９４、およびＰチャンネル型トランジスタ９２で
構成されるフリップフロップ回路の方へ流れる。また、
あるデータが記憶されていなければ、この記憶素子９３
はオンするので、前記フリップフロップ回路へは電流が
流れない。

このような構成の回路によると、従来、信号ＰＯＮに対
する、信号■Ｇの遅れにともない、−時期、記憶素子の
ゲートとドレイン間に高い電位差が生じ、次の一時期に
、記憶素子のゲートとドレイン間に高い電位が印加され
るような状態の時。

に発生する記憶素子の浮遊ゲートに電子が注入されると
いう聞届を、記憶素子駆動回路において、読み出し電源
ＶＣＣより直接発生される信号を、記憶素子のゲートに
印加するという方法、即ち、記憶装置の周辺回路簡略化
により、ＰＯＮに対するＶ。の遅れが改善され、記憶素
子の浮遊ゲートに電子が注入され、誤書込みの発生の可
能性を低減することができる。また、第２の実施例にお
いて、説明したように、読み出し電圧Ｖｃｃ、書込み電
圧ＶＰＰの変動に無関係な一定の制御された信号を記憶
素子のゲートに供給することにより、記憶回路の誤動作
の発生の可能性も低減される。

［発明の効果］以上説明したようにこの発明によれば、記憶素子のゲー
トに印加される電位を制御することにより、読み出しモ
ード時に、高電位が記憶素子のゲートに印加されること
を防ぎ、また、記憶回路の周辺回路が簡略化されること
により、記憶素子のゲートとドレインに電圧が印加され
る時期において、遅延時間の短縮が図られ、大きな違い
がなくなる。これらのことから記憶素子に対する誤書込
み、および誤動作の発生の可能性を低減することかでき
る。さらに、半導体記憶装置の記憶素子として、書込み
用と、読み出し用とに分離されたドレイン端子を持ち、
浮遊ゲートを共有する記憶素子を用いることにより、書
込み用と、読み出し用の回路を夫々別系統にすることが
でき、この記憶素子の読み出し用のドレインの構造をよ
り書込みのしにくいＬＤＤ構造とすることが可能となる
ので、さらに、誤書込みの発生の可能性を低減すること
ができる。また、書込み用ドレインの構造においては、
従来通りの（を造とし、チャンネル長を充分に小さくし
て記憶素子に対する書込み量を充分に確保することがで
きる。よって、誤書込み、誤動作の発生を防止できる半
導体素子の駆動回路およびこの駆動回路を偏えた誤書込
み、誤動作の発生の少ない信頼性の高い半導体記憶装置
を提供することができる。

尚、上記したように電源投入時における記憶素子のドレ
インと、ソースに電圧が印加される時期に大きな差がな
くなるという安定した回路動作も、複雑な回路なしに設
計できるので設計マージンも拡大し、量産に有利である
ことは勿論である。

【図面の簡単な説明】

第１図は、この発明に係わる記憶素子駆動回路の回路図
で、第２図は、前記記憶素子駆動回路と、浮遊ゲートを
共をし読み出し用と書込み用のドレイン端子を持つ記憶
素子を記憶回路に組込んだ時の回路図で、第３図は、こ
の発明に係わる浮遊ゲートを共有し、涜み出し用と書込
み用のドレイン端子を持つ記憶素子の平面図で、第４図
は、第３図における記憶素子の断面図で、第５図は、浮
遊ゲートを共有し読み出し用と書込み用のドレイン端子
を持つ記憶素子が記憶装置の冗長回路部に使用された時
の平面図で、第６図は、従来の記憶回路の冗長回路部に
この発明に係わる記憶素子駆動回路を用いた時の回路図
で、第７図は、従来の記憶回路の冗長回路部の回路図で
、第８図は、従来の記憶回路の冗長回路部の電源電圧お
よび各種信号のタイミング・チャートである。６．７・・・ディプレーション型トランジスタ、１０．
１１・・・記憶素子のトランジスタ、１４・・・ＮＯＲ
回路、１６．１７・・・Ｎチャンネル型トランジスタ、
１９．２１・・・Ｐチャンネル型トランジスタ、２２．
２４・・・Ｎチャンネル型トランジスタ、２６・・・イ
ンバータ、２７・・・Ｐチャンネル型トランジスタ、２
８．２９・・・容量、３２・・・Ｎチャンネル型トラン
ジスタ、３３・・・記憶素子の共有する浮遊ゲート、３
４．３５・・・容量、３６・・・Ｐチャンネル型トラン
ジスタ、５０・・・Ｐ型シリコン半導体基板、５１・・
・書込み用Ｎ＋型トドレイン領域５２・・・読み出し用
Ｎ＋型トドレイン領域５３・・・読み出し用Ｎ−型ドレ
イン領域、５４・・・共通Ｎ＋＋ソース領域、５５・・
・ゲート絶縁膜、５６・・・浮遊ゲート、５７・・・絶
縁膜、５８・・・制御ゲート、７０・・・Ｐ型シリコン
半導体基板、７１・・・書込み用Ｎ中型ドレイン領域、
７２・・・読み出し用Ｎ中型ドレイン領域、７３・・・
読み出し用Ｎ−型ドレイン領域、７４・・・書込み側Ｎ
＋＋ソース領域、７５・・・読み出し側Ｎ＋＋ソース領
域、７６．７７・・・コンタクト孔、７８・・・書込み
用Ｎ−型井戸状領域、７９・・・読み出し用Ｎ−型井戸
状領域、８０．８１・・・コンタクト孔、８２・・・Ｐ
＋型領域、８３・・・浮遊ゲート、８４・・・制御ゲー
ト、８５・・・アルミニウム膜、９０・・・パワーオン
回路、９１．９２・・・Ｐチャンネル型トランジスタ、
９３・・・記憶素子、９４・・・インバータ、９６・・
・容量、１００・・・パワーオン回路、１０１．１０２
・・・Ｐチャンネル型トランジスタ、１０３・・・記憶
素子、１０４・・・インバータ、１０５・・・ロウ・デ
コーダ、１０６・・・容量。出願人代理人　弁理士　鈴江武彦第図第図（ａ）（ｂ）第図Ｖｃｃ　　　　Ｖｃｃ９５　　　　Ｑ５

Claims

【特許請求の範囲】

（１）少なくとも２つ以上の異なる電位が夫々供給され
るノードを有し、この異なる電位が夫々供給される各々
のノードに対してドレインが接続された複数のトランジ
スタと、この複数のトランジスタのうち、少なくとも１
つは接地されたゲートを有するディプレーション型トラ
ンジスタで、前記各々のトランジスタのソースが１つに
結合された出力端子を有することを特徴とする半導体記
憶素子の駆動回路。
（２）浮遊ゲートと、共通制御ゲートを共有し、読み出
し用の第１のドレインと、書込み用の第２のドレインの
２つの分離されたドレインを有する記憶素子により構成
された半導体記憶装置を有し読み出し用の第１のドレイ
ンは、記憶素子の書込み状態に応じて、フリップ・フロ
ップのオン、オフを行い、書込み用のドレインには、冗
長回路書込み信号と、格納すべきアドレスの番地に対応
して書込みを行うように接続され、記憶素子の共通制御
ゲートには、少なくとも２つ以上の異なる電位が夫々供
給されるノードを有し、この異なる電位が夫々供給され
るノードに対してドレインが接続された複数のトランジ
スタと、この複数のトランジスタのうち、少なくとも１
つは接地されたゲートを有するディプレーション型トラ
ンジスタで、前記各々のトランジスタのソースが１つに
結合された出力端子を有する半導体記憶素子の駆動回路
の出力端子が接続されたことを特徴とする半導体記憶装
置。
（３）少なくとも２つ以上の異なる電位が供給される２
つのノードを有し、この異なる電位が供給される２つの
ノードに対してドレインが接続された２つのＭＯＳＦＥ
Ｔと、この２つのＭＯＳＦＥＴのうち１つは、ゲートに
パワーオン回路からの信号が供給され、もう１つは、ゲ
ートにインバータからの出力信号が供給され、前記２つ
のＭＯＳＦＥＴのソースは１つに接続され、この接続部
は、さらに記憶素子のドレイン、およびフリップフロッ
プ回路のインバータ回路の入力に接続され、このインバ
ータは、前記２つのＭＯＳＦＥＴのうち１つのＭＯＳＦ
ＥＴのゲートに接続、および接地され、前記記憶素子は
ソース接地され、この記憶素子の制御ゲートには、少な
くとも２つ以上の異なる電位が夫々供給されるノードを
有し、この異なる電位が供給される各々のノードに対し
てドレインが接続された複数のトランジスタと、このト
ランジスタのうち、少なくとも１つは接地されたゲート
を有するディプレーション型トランジスタで、前記各々
のトランジスタのソースが１つに結合された出力端子を
有する半導体記憶素子の駆動回路の出力端子が接続され
たことを特徴とする半導体記憶装置。