JPH0271602A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0271602A JPH0271602A JP22234388A JP22234388A JPH0271602A JP H0271602 A JPH0271602 A JP H0271602A JP 22234388 A JP22234388 A JP 22234388A JP 22234388 A JP22234388 A JP 22234388A JP H0271602 A JPH0271602 A JP H0271602A
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- JP
- Japan
- Prior art keywords
- fet
- oscillation
- drain
- source
- oscillation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＥＴを用いた発振回路に関し・特に発振周波
数を可変してなる電圧制御形可変発振回路に関する。
数を可変してなる電圧制御形可変発振回路に関する。
電圧制御形可変発振回路を集積化した例とじては特開昭
６０−１５７１０４号公報に記載されているようにバイ
ポーラトランジスタで構成した差動アンプを用い発振器
を構成している。これらバイポーラトランジスタを用い
た集積回路の発振器では、ＵＨＦＨＦ上の発振周波数で
の動作が難かしくなる。
６０−１５７１０４号公報に記載されているようにバイ
ポーラトランジスタで構成した差動アンプを用い発振器
を構成している。これらバイポーラトランジスタを用い
た集積回路の発振器では、ＵＨＦＨＦ上の発振周波数で
の動作が難かしくなる。
これに対し、ＦＥＴ％特にガリウム砒素（ＧａＡｓ ）
を用い九ＦＥＴ （以下ＧａＡｓＦＥＴと略す）はマイ
クロ波帯まで動作可能であり、特開昭６１−９０５０２
号会報にも見られるように差動形の発振器が構成され、
より高い周波数帯での発振が可能になっているＯ 〔発明が解決しようとする課題〕 ＧａＡｓ ＦＥＴを用いた発振器では、発振雑音がＳｔ
（シリコン）バイポーラトランジスタ等に比べ大きく、
上記従来技術では誘電体共振器を用い外部共振回路のＱ
を高め発振雑音の低減を図っている。
を用い九ＦＥＴ （以下ＧａＡｓＦＥＴと略す）はマイ
クロ波帯まで動作可能であり、特開昭６１−９０５０２
号会報にも見られるように差動形の発振器が構成され、
より高い周波数帯での発振が可能になっているＯ 〔発明が解決しようとする課題〕 ＧａＡｓ ＦＥＴを用いた発振器では、発振雑音がＳｔ
（シリコン）バイポーラトランジスタ等に比べ大きく、
上記従来技術では誘電体共振器を用い外部共振回路のＱ
を高め発振雑音の低減を図っている。
しかし、可変容量ダイオードなどを用い発振周波数を変
化させる電圧制御形可変発振回路では発振周波数を決定
する可変共振回路のＱが低下することもあり発振雑音が
増す問題があった。
化させる電圧制御形可変発振回路では発振周波数を決定
する可変共振回路のＱが低下することもあり発振雑音が
増す問題があった。
本発明の目的はＦＥＴを用い、集積回路化が容易で発振
雑音の少ない電圧制御形可変発振回路を提供することに
ある。
雑音の少ない電圧制御形可変発振回路を提供することに
ある。
本発明においては、第１、第１のＦＥＴのゲート端子を
直接アース電位に接地する、ゲート接地形ＦＥＴ発振器
を用いるとともに、発振用ＦＥＴとドレインあるいはソ
ースが共通接続された第２、第１のＦＥＴを第１のＦＥ
Ｔに並列に接続し、第２のＦＥＴのソースあるいはドレ
イン端子より発振出力をとり出すようにする。
直接アース電位に接地する、ゲート接地形ＦＥＴ発振器
を用いるとともに、発振用ＦＥＴとドレインあるいはソ
ースが共通接続された第２、第１のＦＥＴを第１のＦＥ
Ｔに並列に接続し、第２のＦＥＴのソースあるいはドレ
イン端子より発振出力をとり出すようにする。
本発明は発振用の第１のＦＥＴをアース電位に接地する
ことにより、第１、第１のＦＥＴのゲートに誘起する発
振雑音の原因となる低周波雑音を減少させるとともに、
第１、第１のＦＥＴと並列に第２のＦＥＴを接続して第
２のＦＥＴよ、り発振信号を得てＮ発振周波数を決定す
る共振回路への影響を軽減し、共振回路のＱの低下を防
止することにより発振雑音が少ない発振信号が得られる
。
ことにより、第１、第１のＦＥＴのゲートに誘起する発
振雑音の原因となる低周波雑音を減少させるとともに、
第１、第１のＦＥＴと並列に第２のＦＥＴを接続して第
２のＦＥＴよ、り発振信号を得てＮ発振周波数を決定す
る共振回路への影響を軽減し、共振回路のＱの低下を防
止することにより発振雑音が少ない発振信号が得られる
。
以下の本発明の一実施例を第１図により説明する。第１
図において１は発振用の第１のＦＥＴ、２は発振信号取
り出し用の第２、第１のＦＥＴ、３０゜５１は発振信号
増幅用の差動増幅用ＦＥＴ、３２は定電流源用ＦＥＴ、
５は発振用共振器で結合コンデンサ８、共振コイル１１
、可変容量ダイオード９、容量可変範囲補正用のコンデ
ンサ１０から構成され、第１、第１のＦＥＴ １のドレ
イン端子に接続されている。６．７は第１、第１のＦＥ
Ｔの帰還用コンデンサで、第１、第１のＦＥＴ １のゲ
ート端子（Ｇ）はアース電位に接続され、ソース（Ｓ）
は抵抗５で接地されている。ゲートを接地された第２、
第１のＦＥＴ２のドレイン（Ｄ）は第１のＦＥＴ１のド
レインに、ソースは抵抗１６を介して接地されている。
図において１は発振用の第１のＦＥＴ、２は発振信号取
り出し用の第２、第１のＦＥＴ、３０゜５１は発振信号
増幅用の差動増幅用ＦＥＴ、３２は定電流源用ＦＥＴ、
５は発振用共振器で結合コンデンサ８、共振コイル１１
、可変容量ダイオード９、容量可変範囲補正用のコンデ
ンサ１０から構成され、第１、第１のＦＥＴ １のドレ
イン端子に接続されている。６．７は第１、第１のＦＥ
Ｔの帰還用コンデンサで、第１、第１のＦＥＴ １のゲ
ート端子（Ｇ）はアース電位に接続され、ソース（Ｓ）
は抵抗５で接地されている。ゲートを接地された第２、
第１のＦＥＴ２のドレイン（Ｄ）は第１のＦＥＴ１のド
レインに、ソースは抵抗１６を介して接地されている。
発振信号は第２、第１のＦＥＴ ２０ンースより取り出
され抵抗５６を介してＦＥＴ ５０のゲートに印加され
る。抵抗６５〜５７はバイアス抵抗で、ＦＥＴ３１のゲ
ートはコンデンサ５８で高周波的に短絡してお９ＦＥＴ
５０に入力される不平衡信号を平衡信号に変換する。
され抵抗５６を介してＦＥＴ ５０のゲートに印加され
る。抵抗６５〜５７はバイアス抵抗で、ＦＥＴ３１のゲ
ートはコンデンサ５８で高周波的に短絡してお９ＦＥＴ
５０に入力される不平衡信号を平衡信号に変換する。
３９．４０は発振信号の平衡出力端子であり、別途説明
するが集積回路内部の混合器へ導かれる。５０の一点鎖
線で囲まれた部分は集積回路部分を示し、５１〜５５は
外部回路との接続端子でめる。また１３は高周波チョー
クコイル、６０は発振用電源端子で、第１のＦＥＴ１ヘ
バイアスを供給している。６１は発振周波数制御電圧端
子でバイヤス抵抗１２により可変容量ダイオード１０に
電圧を印加し、容量を可変させることにより、発振周波
数を制御している。
するが集積回路内部の混合器へ導かれる。５０の一点鎖
線で囲まれた部分は集積回路部分を示し、５１〜５５は
外部回路との接続端子でめる。また１３は高周波チョー
クコイル、６０は発振用電源端子で、第１のＦＥＴ１ヘ
バイアスを供給している。６１は発振周波数制御電圧端
子でバイヤス抵抗１２により可変容量ダイオード１０に
電圧を印加し、容量を可変させることにより、発振周波
数を制御している。
第１図で第１のＦＥＴ １のドレイン・ソースアース間
には帰還用コンデンサ６．７が接続されておりクラップ
形の発振作用をなすようにしてあり、また第１、第１の
ＦＥＴ１と、第２のＦＥＴ２のドレインを共通接続して
並列接続し、発振信号を分圧している。第２、第１のＦ
ＥＴ２のゲート幅は、第１、第１のＦＥＴ ２に比べ１
／１０＠Ａ度に小さく選択してあり、ドレイン電流は１
／１０程度と小さく、第１、第１のＦＥＴ １から見た
第２、第１のＦＥＴ ２側のドレイン側インピーダンス
が高く共振回路６に与える影響を小さくでき、共振回路
のＱを低下が少ない状態で発振信号が取り出せ、さらに
第１、第１のＦＥＴ １がゲート接地形の発振動作を行
なっており、ゲートに誘起し発掘信号に変換重畳され発
振雑音とな、る低周波雑音を減少させることができるの
で、発振雑音の少ないＦＥＴを用いた電圧制御形可変発
振回路が得られる。なお本実施例においては、ゲートお
よびドレイン端子が共通に接続された構成となっている
ので集積化した場合、半導体のチップ面積が減少する効
果をも有する０第２図は本発明の発振回路を用い、半導
体集積回路化した周波数変換回路ブロックの講成例を示
すもので、５０が集積化した回路部分を示し、５１〜５
７は外部接続端子、７０は周波数変換動作を行なう混合
器、７１は、バッファ増幅器、７２は発振動作部分を示
し、第１図に示す実施例では第１、第２０ＦＥ７１．２
部分に和尚する。
には帰還用コンデンサ６．７が接続されておりクラップ
形の発振作用をなすようにしてあり、また第１、第１の
ＦＥＴ１と、第２のＦＥＴ２のドレインを共通接続して
並列接続し、発振信号を分圧している。第２、第１のＦ
ＥＴ２のゲート幅は、第１、第１のＦＥＴ ２に比べ１
／１０＠Ａ度に小さく選択してあり、ドレイン電流は１
／１０程度と小さく、第１、第１のＦＥＴ １から見た
第２、第１のＦＥＴ ２側のドレイン側インピーダンス
が高く共振回路６に与える影響を小さくでき、共振回路
のＱを低下が少ない状態で発振信号が取り出せ、さらに
第１、第１のＦＥＴ １がゲート接地形の発振動作を行
なっており、ゲートに誘起し発掘信号に変換重畳され発
振雑音とな、る低周波雑音を減少させることができるの
で、発振雑音の少ないＦＥＴを用いた電圧制御形可変発
振回路が得られる。なお本実施例においては、ゲートお
よびドレイン端子が共通に接続された構成となっている
ので集積化した場合、半導体のチップ面積が減少する効
果をも有する０第２図は本発明の発振回路を用い、半導
体集積回路化した周波数変換回路ブロックの講成例を示
すもので、５０が集積化した回路部分を示し、５１〜５
７は外部接続端子、７０は周波数変換動作を行なう混合
器、７１は、バッファ増幅器、７２は発振動作部分を示
し、第１図に示す実施例では第１、第２０ＦＥ７１．２
部分に和尚する。
７４は負帰還回路、共振器６を含む共振器、７５は、発
振信号の増幅作用を行なうバッファ増幅器でおる。
振信号の増幅作用を行なうバッファ増幅器でおる。
第２図で、高周波信号は端子５４．５５に入力され、バ
ッファ増幅器７１で増幅した後、混合器７０でバッファ
増幅器７３からの発振信号により周波数変換され、端子
５６．５７から変換信号が出力される。本構底例ではバ
ッファ増幅器７１、混合器７０もＦＥＴで構成すること
ができ、歪特性の良好な集積化回路された周波数変換回
路ブロックが得られるという利点を有する。
ッファ増幅器７１で増幅した後、混合器７０でバッファ
増幅器７３からの発振信号により周波数変換され、端子
５６．５７から変換信号が出力される。本構底例ではバ
ッファ増幅器７１、混合器７０もＦＥＴで構成すること
ができ、歪特性の良好な集積化回路された周波数変換回
路ブロックが得られるという利点を有する。
第５図は、第１図に示す本発明の実施例の特性図を示す
もので、Ｕｌ（Ｆ帯約５００ ＭＨｚ 〜８００ＭＨｚ
の発振を行なわせた場合の発振雑音と発振信号出力レベ
ルを示したものである。発振雑音は発振信号から５０Ｋ
Ｈｚ離調した周波数で−１０５ｄＢｃ／Ｈｚ程度と良好
であり、発振信号も−１２ｄＢｍ程度得られている。
もので、Ｕｌ（Ｆ帯約５００ ＭＨｚ 〜８００ＭＨｚ
の発振を行なわせた場合の発振雑音と発振信号出力レベ
ルを示したものである。発振雑音は発振信号から５０Ｋ
Ｈｚ離調した周波数で−１０５ｄＢｃ／Ｈｚ程度と良好
であり、発振信号も−１２ｄＢｍ程度得られている。
なお、第２、第１のＦＥＴ ２のゲートを抵抗で接地す
ることにより、第２、第１のＦＥＴ ２での異常発振動
作を抑圧することが可能である。
ることにより、第２、第１のＦＥＴ ２での異常発振動
作を抑圧することが可能である。
第４図は本発明の別の実施例を示すもので、第１図の実
施例と同様の動作行なうものは同一番号を付し説明を略
する。第４図で１５はＦＥＴ。
施例と同様の動作行なうものは同一番号を付し説明を略
する。第４図で１５はＦＥＴ。
１６．１７はバイアス抵抗である。第１０Ｆ Ｅ Ｔ１
と第２のＦｈ：Ｔ２はゲートが接地されるともにソース
が共通接続されて定電流源ＦＥＴ１５のドレインに接続
されている。第２、第１のＦＥＴ ２のドレインと電源
Ｖｃｅ間にはバイアス抵抗１７が接続されている。発振
動作により第１のＦＥＴ １のソース電流が変化するの
に伴ない、第２、第１のＦＥＴ ２のソース電流も変化
し、ドレインより発振信号が取り出される。本実施例に
おいても第２のＦＥＴ ２ており、ドレイン電流も第１
、第１のＦＥＴ １の〒１−重置きなり、発振動作を行
なう第１０ＦＥ’ｌ’１０ソースに与える影響を軽減し
ている。本実施例では共振器５が接続されるドレインと
並列にＦＥＴを付加することがないので、共振回路のＱ
が低下することがなくより発振雑音が少ない発振回路が
提供できる。なお本実施例ではＦＥＴ１．２のソースは
定電流源に接続されているが抵抗にても同じ効果が得ら
れる。筐た本実施例においてもゲートとソースが共通接
続されたＦＥＴを用いることが可能で集積回路化した場
合、半導体のチップ面積が減少する効果を持つ。
と第２のＦｈ：Ｔ２はゲートが接地されるともにソース
が共通接続されて定電流源ＦＥＴ１５のドレインに接続
されている。第２、第１のＦＥＴ ２のドレインと電源
Ｖｃｅ間にはバイアス抵抗１７が接続されている。発振
動作により第１のＦＥＴ １のソース電流が変化するの
に伴ない、第２、第１のＦＥＴ ２のソース電流も変化
し、ドレインより発振信号が取り出される。本実施例に
おいても第２のＦＥＴ ２ており、ドレイン電流も第１
、第１のＦＥＴ １の〒１−重置きなり、発振動作を行
なう第１０ＦＥ’ｌ’１０ソースに与える影響を軽減し
ている。本実施例では共振器５が接続されるドレインと
並列にＦＥＴを付加することがないので、共振回路のＱ
が低下することがなくより発振雑音が少ない発振回路が
提供できる。なお本実施例ではＦＥＴ１．２のソースは
定電流源に接続されているが抵抗にても同じ効果が得ら
れる。筐た本実施例においてもゲートとソースが共通接
続されたＦＥＴを用いることが可能で集積回路化した場
合、半導体のチップ面積が減少する効果を持つ。
以上説明したように本発明によれば、ＦＥＴのゲート端
子をアース電位に接地したゲート接地形の発振回路を用
い、発振雑音の原因となる低周波雑音を減少させるとと
もに、発振用のＦＥＴとドレインあるいはソースを共通
接続するようにしたバッファ増幅用のＦ Ｅ Ｔを用い
、共振回路への影響を小さくして共振回路のＱの低下を
防止することにより、集積化に好適で、発振雑音の少な
いＦＥＴを用いた電圧制御形可変発振回路が得られる０
子をアース電位に接地したゲート接地形の発振回路を用
い、発振雑音の原因となる低周波雑音を減少させるとと
もに、発振用のＦＥＴとドレインあるいはソースを共通
接続するようにしたバッファ増幅用のＦ Ｅ Ｔを用い
、共振回路への影響を小さくして共振回路のＱの低下を
防止することにより、集積化に好適で、発振雑音の少な
いＦＥＴを用いた電圧制御形可変発振回路が得られる０
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の発振回路が適用される周波数変換回路ブロック
図、第３図は第１図に示す回路の特性図、第４図は本発
明の第２の実施例を示す回路図である。 １・・・第１、第１のＦＥＴ 。 ２・・・第２のＦＥＴ 。 ５・・・共振器 ？・・・可変容量ダイオード。 ７０・・・混合器。 ７３・・バッファ増幅器。 ２−＄２ＡＦＥア Ｊ、 ７一−−２＃Ｊ這ｍコ〉デ〉す 第２区 ％ ｊｌ 第 〕 閂 第４図 、ｊｌ ｌ；σ
本発明の発振回路が適用される周波数変換回路ブロック
図、第３図は第１図に示す回路の特性図、第４図は本発
明の第２の実施例を示す回路図である。 １・・・第１、第１のＦＥＴ 。 ２・・・第２のＦＥＴ 。 ５・・・共振器 ？・・・可変容量ダイオード。 ７０・・・混合器。 ７３・・バッファ増幅器。 ２−＄２ＡＦＥア Ｊ、 ７一−−２＃Ｊ這ｍコ〉デ〉す 第２区 ％ ｊｌ 第 〕 閂 第４図 、ｊｌ ｌ；σ
Claims (1)
- １、第１のＦＥＴのゲート端子をアース電位に接地し、
ドレイン・ソース端子間およびソース・アース電位間に
帰還コンデンサを接続するとともにドレインに可変共振
回路を接続し、さらに第１のＦＥＴのドレイン端子に、
第１のＦＥＴよりゲート幅が狭い第２のＦＥＴのドレイ
ン端子を共通接続し、第２のＦＥＴのソース端子より発
振信号を取り出すことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22234388A JPH0271602A (ja) | 1988-09-07 | 1988-09-07 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22234388A JPH0271602A (ja) | 1988-09-07 | 1988-09-07 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271602A true JPH0271602A (ja) | 1990-03-12 |
Family
ID=16780858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22234388A Pending JPH0271602A (ja) | 1988-09-07 | 1988-09-07 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271602A (ja) |
-
1988
- 1988-09-07 JP JP22234388A patent/JPH0271602A/ja active Pending
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