JPH027188B2 - - Google Patents

Info

Publication number
JPH027188B2
JPH027188B2 JP53121946A JP12194678A JPH027188B2 JP H027188 B2 JPH027188 B2 JP H027188B2 JP 53121946 A JP53121946 A JP 53121946A JP 12194678 A JP12194678 A JP 12194678A JP H027188 B2 JPH027188 B2 JP H027188B2
Authority
JP
Japan
Prior art keywords
integrated circuits
integrated circuit
silicon wafer
semiconductor substrate
integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53121946A
Other languages
English (en)
Other versions
JPS5460874A (en
Inventor
Kurosuton Oobuson Ratsuseru
Jeemuzu Guretsudohiru Richaado
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
UK Secretary of State for Defence
Original Assignee
UK Secretary of State for Defence
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by UK Secretary of State for Defence filed Critical UK Secretary of State for Defence
Publication of JPS5460874A publication Critical patent/JPS5460874A/ja
Publication of JPH027188B2 publication Critical patent/JPH027188B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
    • H10P74/232—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes comprising connection or disconnection of parts of a device in response to a measurement
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/69—Insulating materials thereof
    • H10W70/698—Semiconductor materials that are electrically insulating, e.g. undoped silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコン・ウエーハ上に形成した複数
個の同一の集積回路をそのまま可溶性導電体によ
つて隣接する集積回路に接続して電子回路として
使用する半導体基板における各集積回路相互間の
接続の仕方の改良に関する。
〔従来の技術〕
従来の集積回路の製造は概ね次の手順に従つて
行われていた。
シリコン・ウエーハに集積回路を多数個製造
する。
単位集積回路ダイシングする。
各集積回路毎に良否の試験を行う。
前記試験により良品と判明した集積回路のみ
を取り出す。
この良品集積回路をさらに他のウエーハに配設
して大規模集積回路（LSI）が作られていた。
しかしながら、この方法は高コストである。そ
のため、シリコン・ウエーハ上に形成した集積回
路を単位集積回路にダイシングすることなく、シ
リコン・ウエーハ上に形成した集積回路をそのま
ま相互に接続し、それを電子回路として用いる方
法が行われている。
この方法に関する発明として英国特許第
1377859号がある。この方法では、シリコン・ウ
エーハ上に形成した集積回路のうち不良集積回路
（例えば、短絡のような欠陥を有するもの）を回
避して良品の集積回路のみを相互に接続して、良
品集積回路の列の長さをできるだけ長くする方
が、後に電子回路として使用する場合に有利であ
る。
しかしながら、従来の方法は各集積回路を隣接
する四方の集積回路にのみ接続するものであつた
ため、良品集積回路の列の長さを長くすることに
は限界があつた。
〔発明が解決しようとする課題〕
本発明はこの点に鑑みてなされたものであり、
シリコン・ウエーハ上に形成された集積回路をそ
のまま接続して電子回路として用いる半導体基板
において、良品集積回路の列の長さをできる限り
長くすることができる半導体基板を提供すること
を目的とする。
〔課題を解決するための手段〕
この目的を達成するため、本発明に係る半導体
基板は、シリコン・ウエーハ上に形成した複数個
の同一の集積回路をそのまま可溶性導電体によつ
て隣接する集積回路に接続して電子回路として使
用する半導体基板において、前記ウエーハ・ウエ
ーハの一端側に位置する集積回路は前記可溶性導
電体によつて前記シリコン・ウエーハの相対する
他端側に位置する集積回路に接続されていること
を特徴とする。
集積回路の好ましい接続としては、シリコン・
ウエーハの一端側に位置する各集積回路を同一列
の他端側に位置する各集積回路に接続するもの
と、シリコン・ウエーハの一端側に位置する各集
積回路を同一列以外の列の他端側に位置する集積
回路にそれぞれ接続するものとがある。
〔実施例〕
最初に、シリコン・ウエーハ上に形成した集積
回路をそのまま接続して電子回路として使用する
半導体基板における集積回路の接続の方法を説明
する。
一般に、シリコン・ウエーハ上には方形状に複
数個の集積回路が形成されている。シリコン・ウ
エーハ上には集積回路とともに、プリント回路法
により可溶性導電体が形成されており、各集積回
路は可溶性導電体によつて隣接する四方の集積回
路に接続されている。この可溶性導電体は所定の
電圧をかけると、溶解して導電体としての機能を
失うものである。シリコン・ウエーハ上に形成さ
れた集積回路はすべてが良品であるとは限らず、
不良集積回路が含まれていることがある。
各集積回路は次の手順によつて、良品集積回路
の列がつくられる。
プローブを用いて良品集積回路を一個任意に
選択する。
で選択した第一番目の良品集積回路に隣接
する四方の集積回路のうちの任意の一個をプロ
ーブを用いてその良否を試験する。
で試験した集積回路が不良品（例えば、短
絡しているもの）であれば、第一番目の良品集
積回路に隣接する四方の集積回路のうちの他の
一個をと同様に試験する。
またはの試験により良品集積回路が見つ
かつた場合には、第一番目の良品集積回路から
伸びている四つの可溶性導電体のうち、第一番
目の良品集積回路と第二番目の良品集積回路と
を結ぶ可溶性導電体を残して他の三つの可溶性
導電体を溶解させる。
〜の試験を繰り返し、良品集積回路の列
を延ばして行く。
第ｎ番目の集積回路に隣接する四方の集積回
路が不良集積回路または既に接続済の良品集積
回路のみとなつた時点で良品集積回路の接続は
終了する。
からの手順によりｎ個の良品集積回路の列
からなる電子回路を得ることができる。
次いで、第１図を用いて、従来の集積回路の接
続の方法（英国特許第1377859号）を説明する。
第１図に示すように、シリコン・ウエーハ１上
には方形状に25個の同一の集積回路２が形成され
ている。シリコン・ウエーハ１には集積回路２と
ともに、プリント回路法により可溶性導電体４が
形成されており、各集積回路は可溶性導電体４に
よつて隣接する各集積回路に接続されている。こ
の可溶性導電体４は所定の電圧をかけると、溶解
して導電体としての機能を失うものである。集積
回路２はすべてが良品であるとは限らず、第１図
の25個の集積回路のうち×印を付した７個の集積
回路３が不良集積回路であるとする。
従来の接続方法では、各集積回路は隣接する集
積回路にのみ接続されていた。このため、例え
ば、良品集積回路(1)から始めて矢印の順に良品集
積回路を接続して良品集積回路の列をつくつてい
くと、集積回路(1)から集積回路(9)まで９個の良品
集積回路の列を得ることができる場合がある（例
えば、第２図に示すように接続を進めて行けば、
７個の良品集積回路の列しか得ることができない
場合もある）。
第３図に本発明に係る半導体基板を示す。この
半導体基板１においては、各集積回路は半導体基
板内にプリント回路法によつて予め形成された可
溶性導電体（図示せず）によつて、四方の隣接す
る集積回路に接続されているとともに、半導体基
板の一端に位置する集積回路は相対する他端に位
置する集積回路にも可溶性導電体４を介して接続
されている。
たとえば、ａのように、半導体基板１の一端に
位置する集積回路は可溶性導電体４を介して同一
列の他端側に位置する集積回路に接続されてい
る。
あるいは、ｂのように、半導体基板１の一端に
位置する集積回路は可溶性導電体４を介して同一
列の隣例の他端側に位置する集積回路に接続され
ている。この場合、隣列に限定されるものではな
く、同一列からＮ（Ｎは正の整数）列離れた列の
他端側に位置する集積回路に接続してもよい。例
えば、第３図のｃはＮ＝２の場合である。
半導体基板１に第３図のａに示す接続となるよ
うに可溶性導電体４を設ければ、第１図に示した
９個の良品集積回路の列は、第４図に示すように
最大で16個の良品集積回路の列に延長することが
可能となる。
あるいは、第３図のｂに示す接続となるように
可溶性導電体４を設ければ、第５図に示すように
最大で13個の良品集積回路の列に延長することが
でき、いずれの場合も従来よりも良品集積回路の
列を長くすることが可能である。
半導体基板に第３図のａまたはｂに示す接続と
なるように可溶性導電体を設けることにより、
種々の集積回路の電気的接続を行うことが可能に
なる。
第６図ａに示すように、第３図のａの接続を用
いて各集積回路を接続すると、この半導体基板１
においては第６図ｂに示すように、あたかも集積
回路の列５が円筒６の表面上に配置された場合と
同様の接続となる。
第３図のｂの接続を用いて第７図ａのように接
続すると、半導体基板１においては第７図ｂのよ
うに、あたかも集積回路の列５が円筒６の表面上
に螺旋状に配置された場合と同様の接続となる。
第８図ａに示すように、縦横両方向に第３図の
ａの接続を行えば、第８図ｂに示すように、あた
かも集積回路の列５が環状体７の表面上に配置さ
れた場合と同様の接続となる。
第９図ａに示すように、縦横両方向に第３図の
ｂの接続を行えば、第９図ｂに示すように、表面
に集積回路の列５が無端螺旋状に配置された円筒
状のものがさらに無端螺旋形形状を形成している
ものと同様の接続となる。
可溶性導電体は、例えば一般的な導電体形成方
法であるプリント回路法によつて設けられる。一
例として、第３図のａに示した接続を縦横両方向
に施した半導体基板１の結線の状態を第１０図ａ
〜ｃの概念図に示す。
シリコン・ウエーハ１上の各集積回路２は第１
０図ａに示すように、縦方向は可溶性導電体８ａ
により接続され、さらに、両端の各集積回路は可
溶性導電体８ｂにより接続されている。同様に、
各集積回路は横方向は可溶性導電体９ａにより接
続され、さらに両端の各集積回路は可溶性導電体
９ｂにより接続されている。
第１０図ｂ，ｃに示すように、可溶性導電体８
ａ，９ａはシリコン・ウエーハ１の集積回路２が
形成されている側に形成されており、各集積回路
をそれぞれ縦方向および横方向に接続している。
シリコン・ウエーハ１の裏側（集積回路２が形
成されていない側）には二枚の絶縁性板１０，１
１が接着されている。第１０図ｂに示すように、
両端の各集積回路を縦方向に接続する可溶性導電
体８ｂはシリコン・ウエーハ１上の端部の集積回
路２ａから絶縁性板１１の裏側を通つて延び、他
方の端部の集積回路２ｂに接続している。また、
第１０図ｃに示すように、両端の各集積回路を横
方向に接続する可溶性導電体９ｂはシリコン・ウ
エーハ１上の端部の集積回路２ｂから絶縁性板１
０と１１との間を通つて延び、他方の端部の集積
回路２ｃに接続している。
各集積回路を以上のように接続した後、シリコ
ン・ウエーハ１および絶縁性板１０，１１は絶縁
性被膜により覆われ、絶縁性が保たれる。
本実施例においては、シリコン・ウエーハ上に
集積回路が方形列を形成している場合について述
べたが、他の形式の列、例えば六角形状の列の場
合にも同様に本発明を用いることができる。
〔発明の効果〕
本発明に係る半導体基板を用いることにより、
良品集積回路の列をより長くすることが可能にな
り、半導体基板をそのまま高容量の電子回路とし
て用いることができる。
【図面の簡単な説明】
第１図および第２図は従来の接続を施した半導
体基板において確保し得る良品集積回路の列を示
す説明図、第３図は本発明に係る接続を施した半
導体基板の正面図、第４図および第５図はそれぞ
れ第３図のａ，ｂの接続を施した半導体基板にお
いて確保し得る良品集積回路の列を示す説明図、
第６図乃至第９図は本発明に係る半導体基板の実
施例を示す説明図、第１０図ａ〜ｃは本発明に係
る半導体基板の結線の状態を示す概念図である。 〔符号の説明〕、１……シリコン・ウエーハ、
２，２ａ，２ｂ，２ｃ……集積回路、３……不良
集積回路、４……可溶性導電体、５……集積回路
の列、６……円筒、７……環状体、８ａ，８ｂ，
９ａ，９ｂ……可溶性導電体、１０，１１……絶
縁性板。

Claims (1)

  1. 【特許請求の範囲】 １ シリコン・ウエーハ上に形成した複数個の同
    一の集積回路をそのまま可溶性導電体によつて隣
    接する集積回路に接続して電子回路として使用す
    る半導体基板において、前記シリコン・ウエーハ
    の一端側に位置する集積回路は前記可溶性導電体
    によつて前記シリコン・ウエーハの相対する他端
    側に位置する集積回路に接続されていることを特
    徴とする半導体基板。 ２ 前記シリコン・ウエーハの一端側に位置する
    各集積回路は同一列の他端側に位置する各集積回
    路にそれぞれ接続されていることを特徴とする請
    求項１記載の半導体基板。 ３ 前記シリコン・ウエーハの一端側に位置する
    各集積回路は同一列以外の列の他端側に位置する
    各集積回路にそれぞれ接続されていることを特徴
    とする請求項１記載の半導体基板。
JP12194678A 1977-10-03 1978-10-03 Wafer Granted JPS5460874A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB4089677 1977-10-03

Publications (2)

Publication Number Publication Date
JPS5460874A JPS5460874A (en) 1979-05-16
JPH027188B2 true JPH027188B2 (ja) 1990-02-15

Family

ID=10417162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12194678A Granted JPS5460874A (en) 1977-10-03 1978-10-03 Wafer

Country Status (2)

Country Link
US (1) US4295182A (ja)
JP (1) JPS5460874A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467400A (en) * 1981-01-16 1984-08-21 Burroughs Corporation Wafer scale integrated circuit
US4479088A (en) * 1981-01-16 1984-10-23 Burroughs Corporation Wafer including test lead connected to ground for testing networks thereon
US4458297A (en) * 1981-01-16 1984-07-03 Mosaic Systems, Inc. Universal interconnection substrate
US4703436A (en) * 1984-02-01 1987-10-27 Inova Microelectronics Corporation Wafer level integration technique
US4630355A (en) * 1985-03-08 1986-12-23 Energy Conversion Devices, Inc. Electric circuits having repairable circuit lines and method of making the same
US5159536A (en) * 1988-05-13 1992-10-27 Mupac Corporation Panel board
US5640762A (en) * 1988-09-30 1997-06-24 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US4967146A (en) * 1989-05-15 1990-10-30 Rockwell International Corporation Semiconductor chip production and testing processes
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US6219908B1 (en) * 1991-06-04 2001-04-24 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5262719A (en) * 1991-09-19 1993-11-16 International Business Machines Corporation Test structure for multi-layer, thin-film modules
GB0030346D0 (en) * 2000-12-13 2001-01-24 Mitel Semiconductor Ltd Integrated circuit test structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3302067A (en) * 1967-01-31 Modular circuit package utilizing solder coated
US3395318A (en) * 1967-02-13 1968-07-30 Gen Precision Inc Circuit board card arrangement for the interconnection of electronic components
US3605063A (en) * 1969-03-12 1971-09-14 Marvin C Stewart System for interconnecting electrical components
GB1377859A (en) 1972-08-03 1974-12-18 Catt I Digital integrated circuits
DE2443491B1 (de) * 1974-09-11 1975-05-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen einer Diodenmatrix für Zeichengeber

Also Published As

Publication number Publication date
US4295182A (en) 1981-10-13
JPS5460874A (en) 1979-05-16

Similar Documents

Publication Publication Date Title
EP0494782B1 (en) Wafer burn-in and test system and method of making the same
US5283107A (en) Modular multilayer interwiring structure
JP3135825B2 (ja) プローブカードおよびそのプローブカードを使用した半導体集積回路のプロービング試験方法
EP0175085A2 (en) Wafer scale integrated circuit device
DE112018003756B4 (de) Prüfung und initialisierung von klein-chips auf wafer-niveau
US3641661A (en) Method of fabricating integrated circuit arrays
US5490042A (en) Programmable silicon circuit board
US6307162B1 (en) Integrated circuit wiring
US10247774B2 (en) Test key structure and method of measuring resistance of vias
HK88996A (en) Interconnection device between an integrated circuit and an electrical circuit and method of manufacturing the device
US6475871B1 (en) Passive multiplexor test structure for integrated circuit manufacturing
US3881175A (en) Integrated circuit SOS memory subsystem and method of making same
JPH09115972A (ja) 半導体素子の試験用アレー及び試験方法
WO2011115041A1 (ja) 半導体装置の製造方法及び半導体装置
JPH11344521A (ja) 積層型コネクター装置および回路基板の検査装置
KR100313185B1 (ko) 집적 회로 소자의 전기적 액세스 및 상호 접속 방법과 그 장치
JP4041663B2 (ja) 半導体装置及びその検査装置
JP3496523B2 (ja) 半導体装置及びその評価方法と半導体素子の製造方法
JPS6379337A (ja) 半導体基板
CN115117024B (zh) 测试结构及其制造方法、测试方法
US6445173B1 (en) Printed circuit board tester
Doong et al. Design and simulation of addressable failure site test structure for IC process control monitor
JPH058859B2 (ja)
JP3832945B2 (ja) 半導体装置の製造方法、半導体ウェハおよびその半導体ウェハを用いて行う半導体装置の検査方法、バーンイン装置
JPH0992698A (ja) スクリーニング方法および半導体装置