JPH027209B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パルス出力装置に係わり、特に高周
波領域においても出力振幅およびオフセツト電圧
の変化幅を大きくできるパルス出力装置に関す
る。

［従来の技術］ 近年、PCM（パルス符号変調）通信におけるデ
ータ情報量のＧ（ギガ）ビツト化、GaAsを用い
た論理集積回路、超高速書込み読出しできる
RAM（ランダム・アクセス・メモリ）等の研究
開発が進められている。このような超高速でデジ
タル動作する半導体素子又は装置の動作試験をす
るためのパルス波形状の試験用信号を出力する装
置が必要である。

この試験用信号は周波数及びデータの種類を
種々に変化できることは勿論のこと、被試験物と
しての半導体素子又はこれ等を組込んだ装置の入
力振幅およびスレツシヨールド電圧の余裕度を調
べるために、前記試験用信号のパルス振幅および
オフセツト電圧が任意に可変できることが必要不
可欠となる。

従来このような試験用のパルス信号を出力する
パルス出力装置としては、第２図に示すように、
一対のトランジスタ１ａ，１ｂのエミツタ
（FETの場合はソース）を互いに接続し、非飽和
領域でスイツチング動作させる差動論理回路２が
広く使用されている。

すなわち、この差動論理回路２を構成する一対
のトランジスタ１ａ，１ｂのエミツタは共通して
定電流回路３に接続されており、各コレクタはそ
れぞれ負荷抵抗４ａ，４ｂを介して接続されオフ
セツト制御回路５に接続されている。また、各ト
ランジスタ１ａ，１ｂのベースには図示するよう
に極性が互いに異なるパルス信号が入力される入
力端子６ａ，６ｂに接続され、トランジスタ１ｂ
のコレクタは出力パルス信号が取出される出力端
子７に接続されている。また、定電流回路３を構
成する電流制限用のトランジスタ３ａのベースは
前記出力パルス信号の振幅を制御する振幅制御信
号が入力される入力端子８に接続されている。さ
らに、オフセツト制御回路５を構成する差動増幅
器５ａの入力端子は抵抗５ｂを介して出力パルス
信号のオフセツト電圧を制御するオフセツト制御
信号の入力端子９に接続されている。

このように構成されたパルス出力装置におい
て、出力端子７から出力される出力パルス信号の
振幅は、入力端子８から入力された振幅制御信号
にて制御される定電流回路３によつて定まるエミ
ツタ電流値I_Eとトランジスタ１ｂの負荷抵抗４ｂ
の抵抗値R₄との積（I_ER₄）となる。したがつて、
振幅制御信号を変化させることによつて所望の振
幅値を得ることが可能である。

また、オフセツト制御回路５は入力端子９から
入力されたオフセツト制御信号に対応したオフセ
ツト電圧を出力し、負荷抵抗４ａ，４ｂに印加す
るので、出力端子７から出力される出力パルス信
号のオフセツト電圧は、前記オフセツト制御信号
に比例した値となる。したがつて、オフセツト制
御出信号を変化させることによつて所望のオフセ
ツト電圧を得ることが可能である。

しかしながら、第２図に示す差動論理回路２で
構成されたパルス出力装置においては次のような
問題があつた。すなわち出力パルス信号のオフセ
ツト電圧を一定に保つたまま振幅のみを大きくす
る場合、振幅制御信号を大きくして定電流回路３
でもつてエミツタ電流値I_Eを大きくする必要があ
るが、エミツタ電流値I_Eが大きくなると、トラン
ジスタ１ａ，１ｂの導通時のコレクタ・エミツタ
間電圧V_CE（FETの場合にはドレイン・ソース間
電圧V_DS）が低くなる。一般にトランジスタの高
周波領域における利得および位相特性を示すトラ
ンジシヨン周波数f_Tは前記コレクタ・エミツタ間
電圧V_CEが低くなる程小さくなる。その結果、出
力パルス信号の振幅を大きくすると、パルス波形
の立上り／立下り時間が長くなり、波形特性が劣
化する問題が生じる。

また、出力パルス信号の振幅を一定に保つたま
まオフセツト電圧を変化させる場合においては、
オフセツト電圧が変化することはトランジスタ１
ａ，１ｂのコレクタ・エミツタ間電圧V_CEが変化
することになる。したがつて、オフセツト電圧が
高いときにはコレクタ・エミツタ間電圧V_CEが高
くなるので、前述のトランジシヨン周波数f_Tが高
くなり、出力パルス信号波形の立上り／立下り時
間は短くなるが、逆にリンギング現象が発生しや
すくなり、全体のパルス波形が乱れる。逆にオフ
セツト電圧が低いときは、コレクタ・エミツタ間
電圧V_CEは低下するので、リンギング減少は発生
しなくなるが、立上り／立下り時間が長くなる問
題がある。

このように出力パルス信号の振幅又はオフセツ
ト電圧を変化させると、トランジスタ１ａ，１ｂ
のトランジシヨン周波数f_Tが変化するため、立上
り時間／立下り時間およびリンギング現象等が出
力パルス信号のパルスの周期に対して問題となる
ような高周波領域においては使用できない欠点が
あつた。

さらに、差動論理回路を構成するトランジスタ
１ａ，１ｂとしてGaAsFETを使用する場合、
FETのドレイン・ソース間の定格電圧は一般の
シリコン・トランジスタのコレクタ・エミツタ間
の定格電圧に比較して低いために、出力パルス信
号におけるオフセツト電圧の可変範囲を広くとれ
ない問題もある。

このような問題を解消するために第３図に示す
パルス出力装置が提案されている。すなわち、差
動論理回路１２のトランジスタ１１ｂのコレクタ
は可変減衰器１４の入力端子へ接続されている。
この可変減衰器１４の出力端子はコンデンサ１５
を介して出力パルス信号を出力する出力端子１６
へ接続されるとともに、インダクタンス１７ａを
介してオフセツト制御回路１８の差動増幅器１８
ａの（−）側入力端子に接続されている。そし
て、この差動増幅器１８ａの（＋）側入力端子は
オフセツト制御信号が入力される入力端子１９に
接続されている。さらにこのオフセツト制御回路
１８の出力端子はインダクタンス１７ｂを介して
前記出力端子１６に接続されている。

また、前記差動論理回路１２の各トランシスタ
１１ａ，１１ｂのエミツタは共通して定電流回路
１３に接続されている。

このようなパルス出力装置において、定電流回
路１３の出力を調整して差動論理回路１２から出
力される出力パルス信号の振幅を最大値に固定す
る。そして、可変減衰器１４にてその振幅を減衰
させたのち、減衰された出力パルス信号のうち交
流成分をコンデンサ１５を介して出力端子１６へ
導びき、直流成分をインダクタンス１７ａを介し
てオフセツト制御回路１８へ入力する。そして、
この直流成分をオフセツト制御回路１８にて入力
端子１９から入力されたオフセツト制御信号と重
畳して出力し、インダクタンス１７ｂを介して出
力端子１６へ送出する。したがつて、出力端子１
６には、オフセツト制御回路１８からインダクタ
ンス１７ｂを介して入力された直流のオフセツト
電圧にコンデンサ１５を介して入力された交流成
分が重畳された最終の出力パルス信号が出力され
る。したがつて、可変減衰器１４の減衰度を調整
することによつて出力端子１６から出力される出
力パルス信号の振幅を可変でき、入力端子１９へ
入力するオフセツト制御信号を調整することによ
つて出力パルス信号のオフセツト電圧を変化させ
ることが可能である。

しかも、差動論理回路１２から出力されるパル
ス信号の波形、振幅、オフセツト電圧は常に一定
であるので、可変減衰器１４以降の回路の振幅、
位相等の伝送特性がほぼ平坦な周波数特性を維持
する限り、前述の立上り／立下り時間等の特性は
出力パルス信号の振幅変化及びオフセツト電圧変
化に影響されることはない。

［発明が解決しようとする問題点］ しかしながら、第３図のように構成されたパル
ス出力装置においても、まだ解消しなければなら
ない次のような問題があつた。すなわち差動論理
回路１２から出力された出力パルスを減衰させる
ための可変減衰器１４は周波数特性等を考慮して
減衰度を段階的に変化させる構造になつているの
で、減衰度を連続的に変化させることは困難であ
つた。なお、減衰度の変化段階数を多く設定すれ
ば上記問題は解消されるが、今度は可変減衰器１
４の設備費が上昇する。

また、可変減衰器１４から出力されるパルス信
号の直流成分を分離するインダクタンス１７ａ及
びオフセツト制御回路１８の出力信号を交流成分
に合成するためのインダクタンス１７ｂは低域通
過周波数に限度があり、低域周波数成分を含んだ
信号が完全に伝送できないために、出力端子１６
の出力パルス信号波形にサグが発生する懸念があ
る。

本発明はこのような事情に基づいてなされたも
のであり、その目的とするところは、直流から高
周波数領域までの広周波数帯域に亘つて出力パル
ス信号の振幅およびオフセツト電圧をパルス波形
を劣化させずに大幅に可変できるパルス出力装置
を提供することにある。

［問題点を解決するための手段］ 本発明は、外部から入力されたオフセツト制御
信号でもつて差動論理回路から出力されるパルス
信号のオフセツト電圧を可変し、また外部から入
力された振幅制御信号でもつて前記パルス信号の
振幅を可変するようにしたパルス出力装置におい
て、外部から入力されるパルス信号に応動してパ
ルス信号を出力するとともにその出力パルス信号
の振幅が前記振幅制御信号によつて制御されるパ
ルス出力回路と、このパルス出力回路の出力パル
ス信号を交流信号と直流信号とに分離する分離回
路と、この分離回路からの直流信号と振幅制御信
号の反転信号と前記オフセツト制御信号とを加算
して出力するバイアス制御回路とを設け、バイア
ス制御回路から出力されるバイアス制御信号と前
記分離回路からの前記交流信号とを重畳して差動
論理回路へ入力するようにしたものである。

［作用］ このように構成されたパルス出力装置であれ
ば、パルス出力回路から出力されたパルス信号は
分離回路で交流信号と直流信号とに分離される。
そして、直流信号は、バイアス制御回路にてオフ
セツト制御信号と振幅制御信号の反転信号とが加
算されてバイアス制御信号になり、分離された前
記交流信号に重畳されて差動論理回路へ入力され
る。したがつて、振幅制御信号の値を変化させる
と、差動論理回路およびパルス出力回路双方の電
流源制御回路が同一方向に動作するとともにバイ
アス制御回路のバイアス制御信号が逆方向に動作
する。その結果、この差動論理回路へ入力される
パルス信号の振幅および直流バイアス電圧も同時
に変化するので、出力パルス信号の振幅を連続可
変できるとともに差動論理回路を常に最適条件で
動作させることが可能である。

また、オフセツト制御信号はオフセツト制御回
路へ入力するとともにバイアス制御回路へも入力
しているので、オフセツト制御信号が変化すると
バイアス制御信号も同一方向に変化する。しだか
つて、出力パルス信号の振幅を一定にしてオフセ
ツト電圧のみを変化させたとしても差動論理回路
のFETのゲート・ドレイン間の相対的な電位差
は変化しないので、FETを常に一定の最適条件
で動作させることが可能である。

このように出力パルス信号の振幅およびオフセ
ツト電圧を変化させてもパルス波形に悪影響を及
ぼすことはない。

［実施例］ 以下本発明の一実施例を図面を用いて説明す
る。

第１図は実施例のパルス出力装置を示す回路図
である。このパルス出力装置は大きく分けて、外
部から入力されるパルス信号に応動してパルス信
号を出力するパルス出力回路２１と、このパルス
出力回路２１の電流源を制御する電流源制御回路
２２と、パルス出力回路２１から出力される一対
のパルス信号をそれぞれ直流信号と交流信号とに
分離する分離回路２３と、この分離回路２３で分
離された各直流信号が入力されるバイアス制御回
路２４と、このバイアス制御回路２４から出力さ
れた各バイアス制御信号が前記分離回路２３から
出力される各交流信号にそれぞれ重畳されて入力
されるとともに出力パルス信号を出力する差動論
理回路２５と、この差動論理回路２５の電流源を
制御する電流源制御回路２６と、前記差動論理回
路２５へオフセツト電圧を印加するオフセツト制
御回路２７とで構成されている。

前記パルス出力回路２１において、一対の
FET２１ａ，２１ｂのソースを互いに接続する
とともに電流源制御回路２２の電流制御用のトラ
ンジスタ２２ａのコレクタに接続されている。ま
た、各FET２１ａ，２１ｂのドレインはそれぞ
れ負荷抵抗２１ｃ，２１ｄを介して接地されてい
る。また各FET２１ａ，２１ｂの各ゲートはほ
ぼ同一スレツシヨールド電圧及び振幅を有し互い
に異なる極性の入力パルスが入力される入力端子
２８ａ，２８ｂに接続されている。そして、各
FET２１ａ，２１ｂの各ドレインから出力され
るパルス信号は分離回路２３の各コンデンサ２３
ａ，２３ｂへ入力されるとともに各抵抗２３ｃ，
２３ｄを介してそれぞれ積分回路からなる直流成
分検出回路２９ａ，２９ｂへ入力される。これら
各直流成分検出回路２９ａ，２９ｂは入力したパ
ルス信号波形を一定周期積分してこのパルス信号
波形の直流信号を取出すもので、このパルス信号
波形のマーク率、デユテイフアクター、信号レベ
ルにより直流出力信号レベルが変化する。

各直流成分検出回路２９ａ，２９ｂから出力さ
れた各直流信号はバイアス制御回路２４内の４つ
の入力端子を有する各アナログの加算器３０ａ，
３０ｂの第１の入力端子へ入力される。各加算器
３０ａ，３０ｂの第２の入力端子には固定バイア
ス電圧発生回路３１から出力される固定バイアス
電圧が入力され、各加算器３０ａ，３０ｂの第３
の入力端子には入力端子３２から入力される振幅
制御信号がアナログの反転回路３３で極性が反転
されて反転信号として入力される。さらに、各加
算器３０ａ，３０ｂの第４の入力端子には入力端
子３４から入力されたオフセツト制御信号が入力
される。

各加算器３０ａ，３０ｂの４つの入力端子から
入力された信号は加算されて各バイアス制御信号
しとて出力され、抵抗２４ａ，２４ｂを介して差
動論理回路２５を構成する各FET２５ａ，２４
ｂのそれぞれのゲートへ印加される。なお、これ
ら各ゲートには分離回路２３から各コンデンサ２
３ａ，２３ｂを介して出力された各パルス信号の
各交流信号も重畳されて印加されている。

差動論理回路２５の各FET２５ａ，２５ｂの
各ドレインには、差動増幅器２７ａ、電流ブスー
タ２７ｂ等で構成されたオフセツト制御回路２７
から出力されるオフセツト電圧がそれぞれ抵抗２
５ｃ，２５ｄを介して印加されている。また、
FET２５ｂのドレインはこの装置の出力パルス
信号を出力する出力端子３５に接続されている。

また、各FET２５ａ，２５ｂの各ソースは共
通接続されて電流源制御回路２６内の電流制限用
のトランジスタ２６ａのコレクタに接続されてい
る。このトランジスタ２６ａのエミツタは抵抗２
６ｂを介して（−V_E）の直流電源に接続されて
いる。また、トランジスタ２６ａのベースは図示
極性の２つのツエナーダイオード２６ｃ，２６ｄ
を介して差動増幅器２６ｅの出力端子に接続され
ている。この差動増幅器２６ｅの（＋）側入力端
子は抵抗２６ｆを介して振幅制御信号の入力端子
３２に接続されるとともに抵抗２６ｊを介して
（−V_E）の直流電源に接続されている。（−）側
入力端子はトランジスタ２６ａのエミツタと接地
間に介挿された分割抵抗２６ｇ，２６ｈの中間点
に接続されている。

また、直列接続された一対のツエナーダイオー
ド２６ｃ，２６ｄの中間点はパルス出力回路２１
の電流源制御回路２２におけるトランジスタ２２
ａのベースへ接続されている。

また、オフセツト制御信号が入力される入力端
子３４はバイアス制御回路２４の各加算器３０
ａ，３０ｂに接続されるとともに、抵抗２７ｃを
介してオフセツト制御回路２７の差動増幅器２７
ａの（＋）側入力端子に接続されている。

このように構成されたパルス出力装置におい
て、差動論理回路２５から出力端子３５を介して
出力される出力パルス信号の振幅は、入力端子３
２から入力される振幅制御信号にて制御される電
流源制御回路２６によつて定まるソース電流I_Sと
負荷抵抗２５ｄとの積になるので、入力端子３２
に入力される振幅制御信号を変化させることによ
つて出力パルス信号の振幅を変化させることがで
きる。また、入力端子３４から入力されるオフセ
ツト制御信号のレベルを変化するとオフセツト制
御回路２７から出力されるオフセツト電圧が差動
論理回路２５の各FET２５ａ，２５ｂの各ドレ
インに接続された抵抗２５ｃ，２５ｄに印加され
るので、出力パルス信号のオフセツト電圧が変化
する。

ここで、入力端子３２から入力される振幅制御
信号は差動論理回路２５の電流源制御回路２６に
入力されるとともに反転回路３３にて反転されて
バイアス制御回路２４の各加算器３０ａ，３０ｂ
に入力される。したがつて、各FET２５ａ，２
５ｂのゲート電圧は振幅制御信号の変化方向と逆
方向に変化する。その結果、出力パルス信号のオ
フセツト電圧を一定に保つたまま入力端子３２の
振幅制御信号を変化させて振幅のみを例えばV₁
からV₂（V₁＜V₂）へ変化させると、FET２５ａ，
２５ｂのゲート電圧は、振幅がV₁のときの電圧
に比較して（V₁−V₂）だけ低い電圧になるよう
に動作する。すなわち、出力パルス信号の大きい
振幅に対してはドレイン・ゲート間電圧V_Dを大
きくし、反対に小さい振幅に対してはドレイン・
ゲート間電圧V_DGを小さくするようにゲート電圧
が変化する。したがつて、FET２５ａ，２５ｂ
の導通時のドレイン・ソース間電圧V_DSの変化が
小さくなり、高周波数領域における利得および位
相特性（トランジシヨン周波数f_T）の変化も少な
くなる。その結果、たとえ出力パルイ信号の振幅
が大幅に変化したとしても出力パルス信号の波形
の乱れは少ない。

一方、入力端子３４から入力されるオフセツト
制御信号はオフセツト制御回路２７に入力される
とともにバイアス制御回路２４の各加算器３０
ａ，３０ｂに入力されているので、出力パルス信
号の振幅を一定にしてオフセツト電圧を変化する
場合は、各FET２５ａ，２５ｂのゲート電圧は
オフセツト電圧の変化と同期して周方向に変化す
る。したがつて差動論理回路２５の各FET２５
ａ，２５ｂのドレイン・ゲート間電圧V_Dが出力
パルス信号のオフセツト電圧の変化に係わらずほ
ぼ一定値になる。したがつてFET２５ａ，２５
ｂの高周波数領域における利得および位相特性
（トランジシヨン周波数f_T）が変化しないので、
出力パルス信号波形の立上り／立下り時間が変化
することはない。その結果たとえ振幅を変化させ
たとしても出力パルス信号波形が乱れることはな
い。

このようにバイアス制御回路２４は、パルス出
力回路２１から入力されるパルス信号の直流信号
のレベル変動に追従すると共に、差動論理回路２
５から出力される出力パルス信号のオフセツト電
圧および振幅の変化に対して常に差動論理回路２
５が最適なバイアス条件を保てるように各FET
２５ａ，２５ｂへゲート電圧を供給する機能を有
している。

また、差動論理回路２５へ入力される、分離回
路２３からの交流信号とバイアス制御回路２４か
らの直流のバイアス制御信号とを、インダクタン
スを用いずに合成し、しかもバイアス制御回路２
４の各加算器３０ａ，３０ｂの出力インピーダン
スを非常に高い値にしているので、差動論理回路
２５の各FET２５ａ，２５ｂの各ゲート回路は
直流から高周波数領域まで広い範囲で動作する。

また、一般に、差動論理回路２５から大振幅の
出力パルス信号を得るためには、結果として得ら
れる出力パルス信号の振幅に相対して各FET２
５ａ，２５ｂの各ゲートに入力されるパルス信号
の振幅が大きくなる必要がある。入力端子３２か
ら入力される振幅制御信号は電流源制御回路２６
内のツエナーダイオード２６ｃ，２６ｄで分圧さ
れてパルス出力回路２１の電流源制御回路２２の
電流制御用のトランジスタ２２ａのベースに印加
されているので、パルス出力回路２１から出力さ
れるパルス信号の振幅は振幅制御信号によつて制
御できるので上記条件を簡単に満足できる。しか
も、その変化割合いは、差動論理回路２５の出力
パルス信号の変化割合いより低くしているので、
パルス出力回路２１から出力されるパルス信号の
波形をトランジシヨン周波数f_T変化に起因する立
上り／立下り、デユテイフアクター、リンギング
等の変化を最少限に抑制できる。

なお、本発明はパルス出力回路２１から出力さ
れるパルス信号の直流成分を検出するために積分
回路からなる直流成分検出回路２９ａ，２９ｂを
設けたが、パルス出力回路２１に入力されるパル
ス信号のマーク率およびデユテイフアクターが一
定している場合には、パルス出力回路２１から出
力されるパルス信号の直流信号は一定値であるの
で、固定バイアス電圧発生回路３１を利用するこ
とによつて直流成分検出回路２９ａ，２９ｂを除
去することも可能である。

［発明の効果］ 以上説明したように本発明のパルス出力装置に
よれば、直流から高周波数領域までの広周波数帯
域に亘つて出力パルス信号の振幅およびオフセツ
ト電圧をパルス波形を劣化させずに大幅に可変で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるパルス出力
装置を示す回路図、第２図および第３図はそれぞ
れ従来のパルス出力装置を示す回路図である。 ２１……パルス出力回路、２１ａ，２１ｂ，２
５ａ，２５ｂ……FET、２２，２６……電流源
制御回路、２３……分離回路、２３ａ，２３ｂ…
…コンデンサ、２４……バイアス制御回路、２５
……差動論理回路、２７……オフセツト制御回
路、２９ａ，２９ｂ……直流成分検出回路、３０
ａ，３０ｂ……加算器、３１……固定バイアス電
圧発生回路、３３……反転回路。

Claims (1)

1. 【特許請求の範囲】 １ 差動論理回路２５と；外部から入力されたオ
   フセツト制御信号に応動して前記差動論理回路の
   出力するパルス信号のオフセツト電圧を可変制御
   するオフセツト制御回路２７と；外部から入力さ
   れた振幅制御信号に応動して前記差動論理回路の
   電流源を制御することによつて前記差動論理回路
   の出力するパルス信号の振幅を可変制御する電流
   源制御回路２６とを備え、前記差動論理回路に入
   力されるパルス信号を所望のオフセツト電圧及び
   振幅で出力するパルス出力装置において： 外部から入力されるパルス信号に応動してパル
   ス信号を出力するとともにその出力パルス信号の
   振幅が前記振幅制御信号によつて制御されるパル
   ス出力回路２１と； 該パルス出力回路の出力パルス信号を交流信号
   と直流信号とに分離する分離回路２３と； 該分離回路からの前記直流信号と前記振幅制御
   信号の反転信号と前記オフセツト制御信号とを加
   算して出力するバイアス制御回路２４とを備え： 前記バイアス制御回路から出力されるバイアス
   制御信号と前記分離回路からの前記交流信号とを
   重畳して前記差動論理回路へ入力するようにした
   ことを特徴とするパルス出力装置。