JPH0272463A - コンピュータ・システム - Google Patents
コンピュータ・システムInfo
- Publication number
- JPH0272463A JPH0272463A JP63224190A JP22419088A JPH0272463A JP H0272463 A JPH0272463 A JP H0272463A JP 63224190 A JP63224190 A JP 63224190A JP 22419088 A JP22419088 A JP 22419088A JP H0272463 A JPH0272463 A JP H0272463A
- Authority
- JP
- Japan
- Prior art keywords
- card
- reset
- signal
- bus
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、リセット時におけるアクセス動作を改善でき
るようにしたコンピュータ・システムに関し、更に詳し
くは、マイクロプロセッサを搭載したＣＰＵカードと、
このＣＰｔＪカードにバスを介して結ばれ各種の機能を
行う機能回路を搭載した複数の機能カードとからなるコ
ンピュータ・システムに関する。
るようにしたコンピュータ・システムに関し、更に詳し
くは、マイクロプロセッサを搭載したＣＰＵカードと、
このＣＰｔＪカードにバスを介して結ばれ各種の機能を
行う機能回路を搭載した複数の機能カードとからなるコ
ンピュータ・システムに関する。
（従来の技術）
マイクロプロセッサを搭載したＣＰＵカードと、このＣ
ＰＵカードにバスを介して結ばれ各種の機能を行う機能
回路を搭載した複数の機能カードとからなるコンピュー
タ・システムにおいては、ＣＰＵカードあるいは他の機
能カードからの命令に従って各カードでそれぞれ並列に
仕事の処理が行われ、また、必要に応じて自己診断をし
たり、リセット状態になったりする。
ＰＵカードにバスを介して結ばれ各種の機能を行う機能
回路を搭載した複数の機能カードとからなるコンピュー
タ・システムにおいては、ＣＰＵカードあるいは他の機
能カードからの命令に従って各カードでそれぞれ並列に
仕事の処理が行われ、また、必要に応じて自己診断をし
たり、リセット状態になったりする。
ここで、各種カードにおいて、そのリセット時間（自己
診断時間を含む）が一定でなく、また、カード単体で非
同期にリセットをかけることが可能のように構成したシ
ステムでは、以下のような２つの問題が生ずる。
診断時間を含む）が一定でなく、また、カード単体で非
同期にリセットをかけることが可能のように構成したシ
ステムでは、以下のような２つの問題が生ずる。
すなわち、第一の問題としては、システム全体をリセッ
トした後に、マスターとなっているＣＰＵカードから各
カードに存在確認のためのアクセスを行うと、リセット
時間の長いカードでは、ノー・レスポンスとなって、カ
ードの存在を確認することが出来なくなることである。
トした後に、マスターとなっているＣＰＵカードから各
カードに存在確認のためのアクセスを行うと、リセット
時間の長いカードでは、ノー・レスポンスとなって、カ
ードの存在を確認することが出来なくなることである。
次に第二の問題としては、システム立ち上げ後において
、カード単体でリセット状態にしたものについて、アク
セスをすると、ノー・レスポンスとなってＣＰＵカード
は故障と判断することである。
、カード単体でリセット状態にしたものについて、アク
セスをすると、ノー・レスポンスとなってＣＰＵカード
は故障と判断することである。
従来、これらの問題を解決する手法として、アクセスの
再試行（リトライ）が行われていた。また、第一の問題
の解決のために、一番長いリセット時間が経過してから
、存在確認のアクセスを行う等の手法をとっていた。
再試行（リトライ）が行われていた。また、第一の問題
の解決のために、一番長いリセット時間が経過してから
、存在確認のアクセスを行う等の手法をとっていた。
（発明が解決しようとする課題）
しかしながら、従来の手法によれば、カードの存在を確
認するための全体としての処理時間が長くなるという問
題点がある。
認するための全体としての処理時間が長くなるという問
題点がある。
本発明は、この様な問題点に鑑みてなされたものであっ
て、その目的は、簡単な構成でシステムのパフォーマン
スを向上させることの出来るコンピュータ・システムを
実現することにある。
て、その目的は、簡単な構成でシステムのパフォーマン
スを向上させることの出来るコンピュータ・システムを
実現することにある。
（課題を解決するための手段）
第１図は、本発明の基本的な構成を示す構成ブロック図
である０図において、１はマイクロプロセッサ２を搭載
したＣＰＵカード、３はこのＣＰＵカード１にバスＢＳ
を介して結ばれ各種の機能を行う機能回路を搭載した複
数の機能カードである。
である０図において、１はマイクロプロセッサ２を搭載
したＣＰＵカード、３はこのＣＰＵカード１にバスＢＳ
を介して結ばれ各種の機能を行う機能回路を搭載した複
数の機能カードである。
各複数の機能カード３において、３１はバス上のアドレ
ス信号、コントロール信号と当該カード内の機能回路か
ら出力されるリセット信号および自己診断終了を示すレ
ディ信号をモニターし、自分のカードが選択され、かつ
自己診断中あるいはリセット状態である場合リセット時
レスポンス許可信号を出力するモニター手段、３２はこ
のモニター手段３１からのリセット時レスポンス許可信
号を受け取り、リセットを示すデータをバスＢＳを介し
てＣＰＵカード１あるいはアクセスした他の機能カード
に出力するレスポンス・データ出力手段である。
ス信号、コントロール信号と当該カード内の機能回路か
ら出力されるリセット信号および自己診断終了を示すレ
ディ信号をモニターし、自分のカードが選択され、かつ
自己診断中あるいはリセット状態である場合リセット時
レスポンス許可信号を出力するモニター手段、３２はこ
のモニター手段３１からのリセット時レスポンス許可信
号を受け取り、リセットを示すデータをバスＢＳを介し
てＣＰＵカード１あるいはアクセスした他の機能カード
に出力するレスポンス・データ出力手段である。
（作用）
機能カードにおいて、自分を指定するアクセスが行われ
ると、モニター手段は、機能回路からのリセット信号が
アクティブあるいはレディ信号がネガティブになってい
れば、レスポンス許可信号を出力し、これを受け、レス
ポンス・データ出力手段はリセットを示す信号を、ＣＰ
Ｕカード側あるいはアクセスをした他の機能カード側に
返送する。
ると、モニター手段は、機能回路からのリセット信号が
アクティブあるいはレディ信号がネガティブになってい
れば、レスポンス許可信号を出力し、これを受け、レス
ポンス・データ出力手段はリセットを示す信号を、ＣＰ
Ｕカード側あるいはアクセスをした他の機能カード側に
返送する。
（実施例）
以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図で、
各カード内の構成を示している９図において、第１図の
各部分に対応するものには、同一符号を付して示す。
各カード内の構成を示している９図において、第１図の
各部分に対応するものには、同一符号を付して示す。
バスＢＳは、アドレス・バスＢ１、コントロール信号バ
スＢ２及びデータ・バスＢ３からなる。
スＢ２及びデータ・バスＢ３からなる。
カード３において、３０はバスＢＳにつながるインター
フェイス回路、３３はそのカードが行う機能を実現する
ための回路が構成された機能回路で、内部には、必要に
応じてマイクロプロセッサ等を含んでおり、自己診断の
機能も持っている。
フェイス回路、３３はそのカードが行う機能を実現する
ための回路が構成された機能回路で、内部には、必要に
応じてマイクロプロセッサ等を含んでおり、自己診断の
機能も持っている。
モニター手段３１は、例えばデコーダの機能を持った回
路で構成されており、インターフェイス回路３０からア
ドレスやコントロール信号を受けると共に、機能回路３
３からそのＲ油回路の動作状態を示す、リセット信号Ｒ
３及び、レディ信号ＲＤを受け、これらの信号をデコー
ドし、リセット時のレスポンス許可信号ＲＡを出力する
。
路で構成されており、インターフェイス回路３０からア
ドレスやコントロール信号を受けると共に、機能回路３
３からそのＲ油回路の動作状態を示す、リセット信号Ｒ
３及び、レディ信号ＲＤを受け、これらの信号をデコー
ドし、リセット時のレスポンス許可信号ＲＡを出力する
。
この様に構成したカードでの動作を次に説明する。第３
図は、各カードにおいて、そのカードへの電源が投入さ
れた時点での動作を示すフローチャートである。
図は、各カードにおいて、そのカードへの電源が投入さ
れた時点での動作を示すフローチャートである。
電源が投入されると、はじめにそのカードが持つ通常の
処理あるいはイニシャライズ等の処理を含むリセット処
理を開始する（ステップ１）０次に他のカード、例えば
ＣＰＵカードからアクセスされたか判断しくステップ２
）、アクセスされている場合、モニター手段３１は機能
回路３３から与えられる信号をモニターすることで、機
能回路３３がリセット中か判断する（ステップ３）、こ
こでリセット中であれば、モニター手段３１はレスポン
ス・データ出力手段３２にレスポンス許可信号ＲＡを送
り、これを受けたレスポンス・データ出力手段３２は、
リセット中であることを示すデータを・ＣＰＵカード側
に向けて出力する（ステップ４）、続いて、リセットを
解除しくステップ５）、ステップ１に戻る。
処理あるいはイニシャライズ等の処理を含むリセット処
理を開始する（ステップ１）０次に他のカード、例えば
ＣＰＵカードからアクセスされたか判断しくステップ２
）、アクセスされている場合、モニター手段３１は機能
回路３３から与えられる信号をモニターすることで、機
能回路３３がリセット中か判断する（ステップ３）、こ
こでリセット中であれば、モニター手段３１はレスポン
ス・データ出力手段３２にレスポンス許可信号ＲＡを送
り、これを受けたレスポンス・データ出力手段３２は、
リセット中であることを示すデータを・ＣＰＵカード側
に向けて出力する（ステップ４）、続いて、リセットを
解除しくステップ５）、ステップ１に戻る。
ＣＰｔＪカード１は、該当カードにアクセスした後にそ
のカードから受けとるリセット中であることを示すデー
タによって、リセット中であってもそのカードの存在を
知ることができる。
のカードから受けとるリセット中であることを示すデー
タによって、リセット中であってもそのカードの存在を
知ることができる。
ステップ２において、アクセスされていないと判断され
ると、リセット中か判断しくステップ６）、リセット中
でなければステップ１に戻る。また、ここでリセット中
であれば、その後リセットを解除しくステップ７）、ス
テップ１に戻る。
ると、リセット中か判断しくステップ６）、リセット中
でなければステップ１に戻る。また、ここでリセット中
であれば、その後リセットを解除しくステップ７）、ス
テップ１に戻る。
また、ステップ３において、リセット中でないと判断さ
れると、通常アクセス処理を実行しくステップ８）、ス
テップ１に戻る。
れると、通常アクセス処理を実行しくステップ８）、ス
テップ１に戻る。
この様な動作を実行することによって、ＣＰＵカードか
らリセット状態にあるカードにアクセスした場合、返送
されてくるデータからそのカードがリセット中であるこ
とを知ることができ、ＣＰＵカードを含むシステムのパ
フォーマンスを上げ仝ことが可能となる。
らリセット状態にあるカードにアクセスした場合、返送
されてくるデータからそのカードがリセット中であるこ
とを知ることができ、ＣＰＵカードを含むシステムのパ
フォーマンスを上げ仝ことが可能となる。
第３図のフローチャートは、電源投入時にシステム全体
をリセット後、マスターとなるＣＰＵカードが各カード
の存在を確認するアクセスを各カードに対して行った場
合のフローを示しているが、システム立ち上げ後に単体
でリセット状態にあるカードにアクセスを行った場合も
同様で、この場合は、ステップ４ではアクセスを行った
相手のカードに対して、リセット中であることを示すデ
ータが送られることになる。
をリセット後、マスターとなるＣＰＵカードが各カード
の存在を確認するアクセスを各カードに対して行った場
合のフローを示しているが、システム立ち上げ後に単体
でリセット状態にあるカードにアクセスを行った場合も
同様で、この場合は、ステップ４ではアクセスを行った
相手のカードに対して、リセット中であることを示すデ
ータが送られることになる。
また、上記の実施例ではレスポンスデータ出力手段３２
は、データバスを介してリセット中であることを示すデ
ータを伝送するようにしたものであるが、データバスと
は別個のラインを設け、そのラインを介してこのリセッ
ト中であることを示すデータをＣＰＵカード側、あるい
はアクセスをおこなった相手カード側に伝送するように
してもよい。
は、データバスを介してリセット中であることを示すデ
ータを伝送するようにしたものであるが、データバスと
は別個のラインを設け、そのラインを介してこのリセッ
ト中であることを示すデータをＣＰＵカード側、あるい
はアクセスをおこなった相手カード側に伝送するように
してもよい。
（発明の効果）
以上詳細に説明したように、本発明によればシステム立
ち上げ時において、複数のカードに対してそれらが存在
するかどうかの確認アクセスを行った場合、リセット中
のカードがあっても確実にそのカードの存在を確認でき
る。また、システム立ち上げ後において、単体でリセッ
ト状態にあるカードにアクセスを行っても、アクセスを
行った相手は、返送してくるリセット状態を示すデータ
から、カードが故障していると誤って判断することはな
く、システム・ダウンを回避することができる。
ち上げ時において、複数のカードに対してそれらが存在
するかどうかの確認アクセスを行った場合、リセット中
のカードがあっても確実にそのカードの存在を確認でき
る。また、システム立ち上げ後において、単体でリセッ
ト状態にあるカードにアクセスを行っても、アクセスを
行った相手は、返送してくるリセット状態を示すデータ
から、カードが故障していると誤って判断することはな
く、システム・ダウンを回避することができる。
第１図は本発明の基本的な構成を示す構成ブロック図、
第２図は、本発明の一実施例を示す構成ブロック図、第
３図は各カードにおいて、そのカードへの電源が投入さ
れた時点での動作を示すフローチャートである。 １・・・ＣＰＵカード ２・・・マイクロプロセッサ ３・・・機能カード ３１・・・モニター手段 ３２・・・レスポンスデータ出力手段 ３３・・・機能回路
第２図は、本発明の一実施例を示す構成ブロック図、第
３図は各カードにおいて、そのカードへの電源が投入さ
れた時点での動作を示すフローチャートである。 １・・・ＣＰＵカード ２・・・マイクロプロセッサ ３・・・機能カード ３１・・・モニター手段 ３２・・・レスポンスデータ出力手段 ３３・・・機能回路
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサを搭載したＣＰＵカードと、このＣ
ＰＵカードにバスを介して結ばれ各種の機能を行う機能
回路を搭載した複数の機能カードとからなるコンピュー
タ・システムにおいて、前記各複数の機能カードに、バ
ス上のアドレス信号、コントロール信号と当該カード内
の機能回路から出力されるリセット信号および自己診断
終了を示すレディ信号をモニターし、自分のカードが選
択され、かつ自己診断中あるいはリセット状態である場
合リセット時レスポンス許可信号を出力するモニター手
段と、 このモニター手段からのリセット時レスポンス許可信号
を受け取り、リセットを示すデータを前記バスを介して
アクセスを行ったＣＰＵカードあるいは他の機能カード
に出力するレスポンス・データ出力手段 を設けたことを特徴とするコンピュータ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224190A JPH0272463A (ja) | 1988-09-07 | 1988-09-07 | コンピュータ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224190A JPH0272463A (ja) | 1988-09-07 | 1988-09-07 | コンピュータ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272463A true JPH0272463A (ja) | 1990-03-12 |
Family
ID=16809932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224190A Pending JPH0272463A (ja) | 1988-09-07 | 1988-09-07 | コンピュータ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272463A (ja) |
-
1988
- 1988-09-07 JP JP63224190A patent/JPH0272463A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5784617A (en) | Resource-capability-based method and system for handling service processor requests | |
| US6138247A (en) | Method for switching between multiple system processors | |
| US6209051B1 (en) | Method for switching between multiple system hosts | |
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| US10691527B2 (en) | System interconnect and system on chip having the same | |
| JP2996440B2 (ja) | データ処理システムの診断方式 | |
| JPH01293450A (ja) | 障害装置特定システム | |
| JP3401160B2 (ja) | 分散共有メモリネットワーク装置 | |
| JP2009217435A (ja) | 制御方法、情報処理装置及びストレージシステム | |
| JPH07325792A (ja) | Ｃｐｕ監視装置 | |
| JPH02205956A (ja) | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 | |
| JPH02230356A (ja) | 情報処理装置のバス拡張装置 | |
| JP2998439B2 (ja) | 回線制御装置 | |
| JP3008646B2 (ja) | 障害情報処理方式 | |
| JPH03252831A (ja) | Ｄｍａ転送によるｒａｓ情報収集方法 | |
| JPS6159565A (ja) | マルチコンピユ−タシステムの割込入力装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPH0751633Y2 (ja) | メモリ制御回路 | |
| JP2877188B2 (ja) | データ通信監視システム | |
| JPH06187184A (ja) | ２重系システムの入出力制御装置 | |
| JP3464670B2 (ja) | 受信アイソレーション中通知方式 | |
| JP3236459B2 (ja) | 共通バスのデータ転送における異常処理装置 | |
| JPS597971B2 (ja) | 入出力装置の制御方式 | |
| JPH033043A (ja) | 半導体装置 | |
| JPH0221353A (ja) | マルチプロセッサシステム |