JPH02732B2 - - Google Patents
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- JPH02732B2 JPH02732B2 JP59195884A JP19588484A JPH02732B2 JP H02732 B2 JPH02732 B2 JP H02732B2 JP 59195884 A JP59195884 A JP 59195884A JP 19588484 A JP19588484 A JP 19588484A JP H02732 B2 JPH02732 B2 JP H02732B2
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- signal
- main processor
- interrupt
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Hardware Redundancy (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
- Communication Control (AREA)
- Selective Calling Equipment (AREA)
- Inspection Of Paper Currency And Valuable Securities (AREA)
- Radar Systems Or Details Thereof (AREA)
- Multi-Process Working Machines And Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主プロセツサおよび副プロセツサを含
むデータ処理システムに関し、さらに詳しく言え
ば、副プロセツサの発生するエラー信号に応答し
て主プロセツサへの割込みを処理するための手段
に関する。
むデータ処理システムに関し、さらに詳しく言え
ば、副プロセツサの発生するエラー信号に応答し
て主プロセツサへの割込みを処理するための手段
に関する。
多重プロセツサ・システムはこれまで数多く存
在してきた。こうした多重プロセツサ・システム
は、各プロセツサがシステム内で独立に動作する
ものから、１つのプロセツサが他のプロセツサに
従属するものまで様々である。プロセツサのアド
レスバスおよびデータバスへのアクセスを決定す
るバス競合回避装置を含み、各プロセツサがＩ／
Ｏ装置およびメモリを完全にアクセスしかつ他の
ユニツトを完全にアクセスするようなシステムも
ある。１つのプロセツサが主プロセツサとして定
義され、別のプロセツサが副プロセツサとして定
義されるようなシステムもある。後者のシステム
では、システムの性能を高めるために、副プロセ
ツサをたとえば数値処理のようなある程度のクラ
スのオペレーシヨンに用いる。これらのプロセツ
サはいずれもシステム・アドレス・バスおよびシ
ステム・データ・バスの両方をアクセスするが、
主プロセツサはオペランドの転送の場合は副プロ
セツサを介してこれを制御する。そうしたシステ
ムの例がインテル社のIAPX88／20システムであ
る。これは8087数値プロセツサ拡張部を備えた
8088CPUで構成される。
在してきた。こうした多重プロセツサ・システム
は、各プロセツサがシステム内で独立に動作する
ものから、１つのプロセツサが他のプロセツサに
従属するものまで様々である。プロセツサのアド
レスバスおよびデータバスへのアクセスを決定す
るバス競合回避装置を含み、各プロセツサがＩ／
Ｏ装置およびメモリを完全にアクセスしかつ他の
ユニツトを完全にアクセスするようなシステムも
ある。１つのプロセツサが主プロセツサとして定
義され、別のプロセツサが副プロセツサとして定
義されるようなシステムもある。後者のシステム
では、システムの性能を高めるために、副プロセ
ツサをたとえば数値処理のようなある程度のクラ
スのオペレーシヨンに用いる。これらのプロセツ
サはいずれもシステム・アドレス・バスおよびシ
ステム・データ・バスの両方をアクセスするが、
主プロセツサはオペランドの転送の場合は副プロ
セツサを介してこれを制御する。そうしたシステ
ムの例がインテル社のIAPX88／20システムであ
る。これは8087数値プロセツサ拡張部を備えた
8088CPUで構成される。
副プロセツサが主プロセツサに従属するような
システムもある。このようなシステムでは副プロ
セツサはシステム・データ・バスはアクセスする
が、アドレス・バスはアクセスしない。したがつ
て副プロセツサへのオペランド転送および副プロ
セツサからのオペランド転送は全て主プロセツサ
によつて制御される。主プロセツサは副プロセツ
サを、事実上、Ｉ／Ｏ装置とみなす。そうしたシ
ステムの例がインテル社のIAPX286／20である。
これは80287数値プロセツサ拡張部を備えた80286
主プロセツサで構成される。
システムもある。このようなシステムでは副プロ
セツサはシステム・データ・バスはアクセスする
が、アドレス・バスはアクセスしない。したがつ
て副プロセツサへのオペランド転送および副プロ
セツサからのオペランド転送は全て主プロセツサ
によつて制御される。主プロセツサは副プロセツ
サを、事実上、Ｉ／Ｏ装置とみなす。そうしたシ
ステムの例がインテル社のIAPX286／20である。
これは80287数値プロセツサ拡張部を備えた80286
主プロセツサで構成される。
前述のIAPX88／20システムでは、8087副プロ
セツサの動作中に、割込み（INT）出力によつ
て非マスク例外が示される。この信号は、通常、
割込みコントローラの割込み要求入力のうちの選
択された１つへ直接に供給される。これらの割込
み要求入力は、設計者が副プロセツサ例外用の特
定の割込みの優先度を指定できるよう、それぞれ
異なる優先順位を有する。
セツサの動作中に、割込み（INT）出力によつ
て非マスク例外が示される。この信号は、通常、
割込みコントローラの割込み要求入力のうちの選
択された１つへ直接に供給される。これらの割込
み要求入力は、設計者が副プロセツサ例外用の特
定の割込みの優先度を指定できるよう、それぞれ
異なる優先順位を有する。
IAPX286／20システムでは、80287副プロセツ
サはエラー出力を有する。このシステムに推奨さ
れた回路においては、エラー出力は、80286主プ
ロセツサのエラー入力へ直接に接続される。エラ
ー入力の信号は、内部的に定義されたベクトル値
で主プロセツサに割り込む。割込み肯定応答サイ
クルは遂行されない。したがつて、IAPX286／
20を用いて、IAPX88／20システムを用いた前の
機械と互換性のある機械を構成しようとする場合
には、これは問題となる。というのは、設計者は
副プロセツサのエラーに応答して用いられる主プ
ロセツサの割り込みを決めるにあたつて選択権が
なく、しかもそのような割り込みに対して肯定応
答サイクルを使用することができないからであ
る。
サはエラー出力を有する。このシステムに推奨さ
れた回路においては、エラー出力は、80286主プ
ロセツサのエラー入力へ直接に接続される。エラ
ー入力の信号は、内部的に定義されたベクトル値
で主プロセツサに割り込む。割込み肯定応答サイ
クルは遂行されない。したがつて、IAPX286／
20を用いて、IAPX88／20システムを用いた前の
機械と互換性のある機械を構成しようとする場合
には、これは問題となる。というのは、設計者は
副プロセツサのエラーに応答して用いられる主プ
ロセツサの割り込みを決めるにあたつて選択権が
なく、しかもそのような割り込みに対して肯定応
答サイクルを使用することができないからであ
る。
IAPX286／20およびIAPX88／20のいずれのシ
ステムにおいても、副プロセツサは使用中出力を
有する。使用中出力は活動状態のとき、副プロセ
ツサの動作状態を示す。使用中出力は、エラーが
発生してもそのエラー条件がクリアされるまでは
活動状態が維持される。場合によつては、副プロ
セツサが使用中でないときに、エラー出力のとこ
ろにスプリアスな信号が発生することもあるの
で、この場合は、主プロセツサが必要以上に中断
されることになる。
ステムにおいても、副プロセツサは使用中出力を
有する。使用中出力は活動状態のとき、副プロセ
ツサの動作状態を示す。使用中出力は、エラーが
発生してもそのエラー条件がクリアされるまでは
活動状態が維持される。場合によつては、副プロ
セツサが使用中でないときに、エラー出力のとこ
ろにスプリアスな信号が発生することもあるの
で、この場合は、主プロセツサが必要以上に中断
されることになる。
したがつて本発明の目的は、上記副プロセツサ
のエラー出力が主プロセツサのエラー入力に直接
接続されることに起因する旧システムとの互換性
の問題及び副プロセツサが使用中でないときにス
プリアスなエラー出力が発生することに起因する
主プロセツサの必要以上の中断の問題を解決する
ことにある。
のエラー出力が主プロセツサのエラー入力に直接
接続されることに起因する旧システムとの互換性
の問題及び副プロセツサが使用中でないときにス
プリアスなエラー出力が発生することに起因する
主プロセツサの必要以上の中断の問題を解決する
ことにある。
前記目的を達成するために、本発明に従つたデ
ータ処理システムは主プロセツサと、使用中出力
およびエラー出力を有する副プロセツサと、使用
中出力およびエラー出力が共に活動状態であると
きにのみ主プロセツサのための割込み要求信号を
発生する論理回路と、を有する。
ータ処理システムは主プロセツサと、使用中出力
およびエラー出力を有する副プロセツサと、使用
中出力およびエラー出力が共に活動状態であると
きにのみ主プロセツサのための割込み要求信号を
発生する論理回路と、を有する。
このような本発明の構成は、副プロセツサのエ
ラー出力を主プロセツサのエラー入力には直接接
続しないで副プロセツサからのエラー信号を所定
の論理回路を介して主プロセツサへの割込み要求
信号として処理することにより前者の問題を解決
すると共に、副プロセツサの使用中出力及びエラ
ー出力が共に活動状態にあるときにのみこの割込
み要求信号を発生させるようにしたことにより後
者の問題（すなわち、副プロセツサが使用中でな
いときにスプリアスなエラー出力が発生すること
に起因する主プロセツサの必要以上の中断）を解
決するという作用効果を有する。
ラー出力を主プロセツサのエラー入力には直接接
続しないで副プロセツサからのエラー信号を所定
の論理回路を介して主プロセツサへの割込み要求
信号として処理することにより前者の問題を解決
すると共に、副プロセツサの使用中出力及びエラ
ー出力が共に活動状態にあるときにのみこの割込
み要求信号を発生させるようにしたことにより後
者の問題（すなわち、副プロセツサが使用中でな
いときにスプリアスなエラー出力が発生すること
に起因する主プロセツサの必要以上の中断）を解
決するという作用効果を有する。
第１図は本発明を利用したCPUの構成を簡略
的に示すブロツク図である。本発明の特徴の説明
をわかり易くするために、図には本発明の関連部
分のみを示した。
的に示すブロツク図である。本発明の特徴の説明
をわかり易くするために、図には本発明の関連部
分のみを示した。
CPUは主プロセツサ１と副プロセツサ（数値
プロセツサ）２を有する。これらのプロセツサは
それぞれインテル社の80286プロセツサおよび
80287プロセツサである。これらのプロセツサで
IAPX286／20計算システムが構成される。これ
らのプロセツサのためのクロツク信号（図示せ
ず）はユニツト３（82284クロツク発生器および
準備完了インターフエース）によつて供給され
る。ユニツト４は82288バスコントローラ、ユニ
ツト５は8259Aプログラム可能割込みコントロー
ラである。ユニツト３ないし５もインテル社の製
品である。ユニツト５への１つの割込み要求入力
７は論理回路６によつて供給される。論理回路６
はデイスクリートで構成することもできるし、プ
ログラム可能なアレイ論理（PAL）チツプで構
成することもできる。論理回路６の詳細は第２図
に示す。第１図に示すデコーダ８は主プロセツサ
１の選択されたアドレスラインに応答して副プロ
セツサ２にチツプ選択信号を供給する。
プロセツサ）２を有する。これらのプロセツサは
それぞれインテル社の80286プロセツサおよび
80287プロセツサである。これらのプロセツサで
IAPX286／20計算システムが構成される。これ
らのプロセツサのためのクロツク信号（図示せ
ず）はユニツト３（82284クロツク発生器および
準備完了インターフエース）によつて供給され
る。ユニツト４は82288バスコントローラ、ユニ
ツト５は8259Aプログラム可能割込みコントロー
ラである。ユニツト３ないし５もインテル社の製
品である。ユニツト５への１つの割込み要求入力
７は論理回路６によつて供給される。論理回路６
はデイスクリートで構成することもできるし、プ
ログラム可能なアレイ論理（PAL）チツプで構
成することもできる。論理回路６の詳細は第２図
に示す。第１図に示すデコーダ８は主プロセツサ
１の選択されたアドレスラインに応答して副プロ
セツサ２にチツプ選択信号を供給する。
まず主プロセツサ１について説明する。前述の
ように第１図のCPUは簡略的に図示されており
主プロセツサ１では63個のピンが省略してある。
図示されているＳ０よびおよびＳ１（状況）出力
はバスサイクルの開始を示し、MIO（メモリまた
はＩ／０）出力は、他の出力と共働で、遂行すべ
きバスサイクルのタイプを示す。本実施例の説明
で特に対象とする出力は割込み肯定応答（MIO，
Ｓ１，０＝０）およびＩ／Ｏ読取り（MIO、
Ｓ１＝０、１＝１）である。Ｄ０ないしＤ１５
は16ビツトデータバスの入出力ピンである。
INTRピンは割込み要求入力であり、これがハイ
レベルのときは、現プログラムを延期して外部割
込みをサービスするようプロセツサに要求する。
使用中ピンを用いて副プロセツサ２の動作状態を
示す。副プロセツサ２がオペレーシヨンを実行し
ているときは使用中ピンは活動化される。（すな
わちローレベル）。使用中ピンは、通常は、副プ
ロセツサ２の使用中ピンに直接に接続されるが、
本発明に基づいて、使用中ピンはライン１０を介
して論理回路６に接続される。前述のように
MIO出力は０および１出力と共働して、MI
０出力がハイレベルのときはメモリサイクルが進
行中であることを示し、ローレベルのときはＩ／
Ｏサイクルまたは割込みサイクルであることを示
す。Ａ０ないしＡ２３は24ビツトのアドレスバス
出力ピンである。
ように第１図のCPUは簡略的に図示されており
主プロセツサ１では63個のピンが省略してある。
図示されているＳ０よびおよびＳ１（状況）出力
はバスサイクルの開始を示し、MIO（メモリまた
はＩ／０）出力は、他の出力と共働で、遂行すべ
きバスサイクルのタイプを示す。本実施例の説明
で特に対象とする出力は割込み肯定応答（MIO，
Ｓ１，０＝０）およびＩ／Ｏ読取り（MIO、
Ｓ１＝０、１＝１）である。Ｄ０ないしＤ１５
は16ビツトデータバスの入出力ピンである。
INTRピンは割込み要求入力であり、これがハイ
レベルのときは、現プログラムを延期して外部割
込みをサービスするようプロセツサに要求する。
使用中ピンを用いて副プロセツサ２の動作状態を
示す。副プロセツサ２がオペレーシヨンを実行し
ているときは使用中ピンは活動化される。（すな
わちローレベル）。使用中ピンは、通常は、副プ
ロセツサ２の使用中ピンに直接に接続されるが、
本発明に基づいて、使用中ピンはライン１０を介
して論理回路６に接続される。前述のように
MIO出力は０および１出力と共働して、MI
０出力がハイレベルのときはメモリサイクルが進
行中であることを示し、ローレベルのときはＩ／
Ｏサイクルまたは割込みサイクルであることを示
す。Ａ０ないしＡ２３は24ビツトのアドレスバス
出力ピンである。
副プロセツサ２について説明する。副プロセツ
サ２のリセツト入力はハイレベルのとき副プロセ
ツサ２の現膏在の活動状態を終了させて副プロセ
ツサ２を休止状態にする。１（数値プロセ
ツサ選択１）入力を用いて副プロセツサ２を選択
する。１入力がローレベルのときにのみ副
プロセツサ２へのデータ転送または副プロセツサ
２からのデータ転送が行われる。０および１
入力を用いて主プロセツサ１のESCAPE（拡張）
命令を監視する。ESCAPE命令はプロセツサ間
の制御データの転送を命令するものである。エラ
ー出力はローレベルのとき、副プロセツサ２で非
マスクエラー条件が生じたことを示す。エラー出
力は、通常は、主プロセツサ１のエラー入力へ直
接に接続されるが、本発明に基づいて、エラー出
力はライン１１を介して論理回路６に接続され
る。Ｄ０ないしＤ１５は入力用または出力用とし
てデータバス１３に接続される。
サ２のリセツト入力はハイレベルのとき副プロセ
ツサ２の現膏在の活動状態を終了させて副プロセ
ツサ２を休止状態にする。１（数値プロセ
ツサ選択１）入力を用いて副プロセツサ２を選択
する。１入力がローレベルのときにのみ副
プロセツサ２へのデータ転送または副プロセツサ
２からのデータ転送が行われる。０および１
入力を用いて主プロセツサ１のESCAPE（拡張）
命令を監視する。ESCAPE命令はプロセツサ間
の制御データの転送を命令するものである。エラ
ー出力はローレベルのとき、副プロセツサ２で非
マスクエラー条件が生じたことを示す。エラー出
力は、通常は、主プロセツサ１のエラー入力へ直
接に接続されるが、本発明に基づいて、エラー出
力はライン１１を介して論理回路６に接続され
る。Ｄ０ないしＤ１５は入力用または出力用とし
てデータバス１３に接続される。
ところで80287（副プロセツサ２）はアドレス出
力を持つていない。したがつて80287プロセツサ
にデータを転送すること、およびそこからデータ
を転送することは主プロセツサ１にとつては、副
プロセツサ２はデコーダ８でデコードされるアド
レス出力で選択されるＩ／Ｏ装置のように見え
る。デコーダ８はライン１２を介して論理回路６
へ、さらに、ライン１８を介して論理回路６から
副プロセツサ２へ、チツプ選択信号を供給する。
力を持つていない。したがつて80287プロセツサ
にデータを転送すること、およびそこからデータ
を転送することは主プロセツサ１にとつては、副
プロセツサ２はデコーダ８でデコードされるアド
レス出力で選択されるＩ／Ｏ装置のように見え
る。デコーダ８はライン１２を介して論理回路６
へ、さらに、ライン１８を介して論理回路６から
副プロセツサ２へ、チツプ選択信号を供給する。
ユニツト３は主プロセツサ１、副プロセツサ
２、およびユニツト４にシステムクロツク信号
（図示せず）を供給する。０およびび１入力、
ならびに制御入力（図示せず）に応答して、ユニ
ツト３は準備完了出力を働かせる。準備完了がロ
ーレベルのときはバスサイクルの終わりを示す。
リセツト出力を用いて、システムを電源投入時の
初期リセツト状態にする。
２、およびユニツト４にシステムクロツク信号
（図示せず）を供給する。０およびび１入力、
ならびに制御入力（図示せず）に応答して、ユニ
ツト３は準備完了出力を働かせる。準備完了がロ
ーレベルのときはバスサイクルの終わりを示す。
リセツト出力を用いて、システムを電源投入時の
初期リセツト状態にする。
ユニツト４はユニツト３からの準備完了出力に
応答して次のバスサイクルを用意する。このバス
サイクルのタイプは、主プロセツサ１のところで
説明したように、主プロセツサ１の０，１、
およびMIO出力で決まる。ユニツト４はシステ
ムを介するデータの流れを制御するために、たと
えばＩ／Ｏ読取り、Ｉ／Ｏ書込み、メモリ読取
り、およびメモリ書込みのような出力を９つ有す
る。（割込み肯定応答）出力はローレベル
のとき、割込み要求が肯定応答されたことを割込
み装置に知らせる。（Ｉ／Ｏ書込みコマン
ド）出力はローレベルのとき、Ｉ／Ｏ装置にデー
タバスからデータを読み取るよう命令する。
応答して次のバスサイクルを用意する。このバス
サイクルのタイプは、主プロセツサ１のところで
説明したように、主プロセツサ１の０，１、
およびMIO出力で決まる。ユニツト４はシステ
ムを介するデータの流れを制御するために、たと
えばＩ／Ｏ読取り、Ｉ／Ｏ書込み、メモリ読取
り、およびメモリ書込みのような出力を９つ有す
る。（割込み肯定応答）出力はローレベル
のとき、割込み要求が肯定応答されたことを割込
み装置に知らせる。（Ｉ／Ｏ書込みコマン
ド）出力はローレベルのとき、Ｉ／Ｏ装置にデー
タバスからデータを読み取るよう命令する。
ユニツト５は8259Aプログラム可能割込みコン
トローラである。ユニツト５は割込み要求入力
IRQ０ないしIRQ７を有する。これらの入力は
Ｉ／Ｏ装置から割込み入力を受け取るために接続
されている。これらの入力は異なる優先順位を有
しており、IRQ０が最も高く、IRQ７が最も低
い。ユニツト５は複数の要求を評価し、そのうち
最も高い優先順位を有する要求に応答して、ライ
ン１４を介して主プロセツサ１のINTR入力に
INT（割込み）信号を送る。INT信号はハイレベ
ルが活動状態である。システムがライン１５を介
して割込み肯定応答信号で応答するとき
は、ユニツト５内のレジスタビツトは最高の優先
順位の割込み入力を示し、かつ、そのレベルが実
際にサービスされていることを示す。さらに重ね
て信号を受け取ると、下位８ビツトのサブ
ルーチンアドレスがデータバス１３へ送出され、
主プロセツサ１で受け取られる。このアドレスは
割込みをサービスするための主プロセツサのルー
チンを指定するものである。
トローラである。ユニツト５は割込み要求入力
IRQ０ないしIRQ７を有する。これらの入力は
Ｉ／Ｏ装置から割込み入力を受け取るために接続
されている。これらの入力は異なる優先順位を有
しており、IRQ０が最も高く、IRQ７が最も低
い。ユニツト５は複数の要求を評価し、そのうち
最も高い優先順位を有する要求に応答して、ライ
ン１４を介して主プロセツサ１のINTR入力に
INT（割込み）信号を送る。INT信号はハイレベ
ルが活動状態である。システムがライン１５を介
して割込み肯定応答信号で応答するとき
は、ユニツト５内のレジスタビツトは最高の優先
順位の割込み入力を示し、かつ、そのレベルが実
際にサービスされていることを示す。さらに重ね
て信号を受け取ると、下位８ビツトのサブ
ルーチンアドレスがデータバス１３へ送出され、
主プロセツサ１で受け取られる。このアドレスは
割込みをサービスするための主プロセツサのルー
チンを指定するものである。
デコーダ８を用いて多数の制御出力を供給す
る。図にはそのうちの１つであるチツプ選択出力
だけを示してある。チツプ選択出力は、主プロセ
ツサ１からのアドレスラインＡ５ないしＡ７がハ
イレベル、アドレスラインＡ８およびＡ９がロー
レベルであつて、かつ、そのプロセツサが
HLDA（保留肯定応答）信号を送出していないと
き、活動化される（ローレベル）。
る。図にはそのうちの１つであるチツプ選択出力
だけを示してある。チツプ選択出力は、主プロセ
ツサ１からのアドレスラインＡ５ないしＡ７がハ
イレベル、アドレスラインＡ８およびＡ９がロー
レベルであつて、かつ、そのプロセツサが
HLDA（保留肯定応答）信号を送出していないと
き、活動化される（ローレベル）。
次に動作を説明する。論理回路６は、副プロセ
ツサ２からの使用中信号が活動化されていると
き、エラー信号が活動化されているかどうかを見
る。これらの信号が一致すれば、−使用中286信号
（ライン１０）がラツチされ、INTR信号（ライ
ン７）がハイレベルになる（―使用中286信号は、
通常は、副プロセツサ２からの使用中信号に対応
する）。こうして割込み要求がユニツト５に供給
される。この要求が最高の優先順位のものであれ
ば、ユニツト５はライン１４を介して主プロセツ
サ１のINTR入力へ対応する割込み信号を送る。
主プロセツサ１は、この信号を受け取ると、現プ
ログラムを延期して割込みバスサイクルを開始す
る（２サイクル）。各サイクルで、MIO、０、
および１出力はローレベルである。したがつて
ユニツト４は信号を送出する。割込みバス
サイクルの第１サイクルでは、ユニツト５は主プ
ロセツサのルーチンを定義するためにセツトアツ
プされる。すなわち、このルーチンへのポインタ
を定義することによつて割込みがサービスされ
る。ユニツト５はこのときはデータバスを駆動し
ない。第２サイクルで、主プロセツサ１が第２の
INTA信号を供給すると、ユニツト５は割込みル
ーチンを定義する８ビツトのポインタをデータバ
ス１３に送出し、これが主プロセツサ１によつて
読み取られる。主プロセツサ１では、このポイン
タがエラー処理ルーチンを開始して副プロセツサ
エラー条件をクリアする。エラー処理ルーチンの
間は、主プロセツサ１は特定の機能を定義するた
めにアドレスラインＡ０ないしＡ９に特定の出力
を供給する。本実施例で対象とする機能を以下に
示す。
ツサ２からの使用中信号が活動化されていると
き、エラー信号が活動化されているかどうかを見
る。これらの信号が一致すれば、−使用中286信号
（ライン１０）がラツチされ、INTR信号（ライ
ン７）がハイレベルになる（―使用中286信号は、
通常は、副プロセツサ２からの使用中信号に対応
する）。こうして割込み要求がユニツト５に供給
される。この要求が最高の優先順位のものであれ
ば、ユニツト５はライン１４を介して主プロセツ
サ１のINTR入力へ対応する割込み信号を送る。
主プロセツサ１は、この信号を受け取ると、現プ
ログラムを延期して割込みバスサイクルを開始す
る（２サイクル）。各サイクルで、MIO、０、
および１出力はローレベルである。したがつて
ユニツト４は信号を送出する。割込みバス
サイクルの第１サイクルでは、ユニツト５は主プ
ロセツサのルーチンを定義するためにセツトアツ
プされる。すなわち、このルーチンへのポインタ
を定義することによつて割込みがサービスされ
る。ユニツト５はこのときはデータバスを駆動し
ない。第２サイクルで、主プロセツサ１が第２の
INTA信号を供給すると、ユニツト５は割込みル
ーチンを定義する８ビツトのポインタをデータバ
ス１３に送出し、これが主プロセツサ１によつて
読み取られる。主プロセツサ１では、このポイン
タがエラー処理ルーチンを開始して副プロセツサ
エラー条件をクリアする。エラー処理ルーチンの
間は、主プロセツサ１は特定の機能を定義するた
めにアドレスラインＡ０ないしＡ９に特定の出力
を供給する。本実施例で対象とする機能を以下に
示す。
チツプ選択
Ａ８，Ａ９＝０，Ａ３，Ａ５，Ａ６，Ａ７＝
１。
１。
この特定の機能はエラー処理ルーチンだけに限
定されるものではない。これを用いて、副プロセ
ツサへの或るＩ／Ｏ書込みコマンドに関するデー
タ転送のためにその副プロセツサを選択する。
定されるものではない。これを用いて、副プロセ
ツサへの或るＩ／Ｏ書込みコマンドに関するデー
タ転送のためにその副プロセツサを選択する。
CLRBSY（使用中クリア）
Ａ０，Ａ３，Ａ８，Ａ９＝０，Ａ５，Ａ６，Ａ
７＝１。
７＝１。
副プロセツサリセツト
Ａ３，Ａ８，Ａ９＝０，Ａ０，Ａ５，Ａ６，Ａ
７＝１。
７＝１。
副プロセツサが保護モードから出るにはこの特
定の機能を必ず用いねばならない。
定の機能を必ず用いねばならない。
上記の場合、アドレスラインＡ８およびＡ９が
ゼロのとき主処理ユニツトおよび接続されていな
いＩ／Ｏ装置を定義し、アドレスラインＡ５ない
しＡ７が１のとき副プロセツサを定義し、コマン
ドラインＡ０およびＡ３がその機能を定義する。
ゼロのとき主処理ユニツトおよび接続されていな
いＩ／Ｏ装置を定義し、アドレスラインＡ５ない
しＡ７が１のとき副プロセツサを定義し、コマン
ドラインＡ０およびＡ３がその機能を定義する。
第２の信号の終わりで、ユニツト５は次
の割込み要求をサービスするために自動的にリセ
ツトされる。エラー処理ルーチンの終わりで、主
プロセツサ１および副プロセツサ２は定義された
処理機能を続行する。
の割込み要求をサービスするために自動的にリセ
ツトされる。エラー処理ルーチンの終わりで、主
プロセツサ１および副プロセツサ２は定義された
処理機能を続行する。
第２図は論理回路６の詳細を示す図である。論
理回路６は内部信号を発生する３つのラツチ回路
を含む。信号−Ｑ１用のラツチ回路はANDゲー
ト３６およびORゲート２５を有し、信号−Ｑ２
用のラツチ回路はANDゲート３７およびORゲー
ト３９を有し、信号−Ｑ３用のラツチ回路は
ANDゲート３３およびORゲート２６を有する。
これらのラツチ回路の働きは、−INTR信号（ラ
イン２４）がローレベルのとき−Ｑ３信号（ハイ
レベル）を供給することと、ORゲート２８から
のCLRBSY（使用中クリア）信号がハイレベルの
ときこのラツチされた状態をクリアすることであ
る。
理回路６は内部信号を発生する３つのラツチ回路
を含む。信号−Ｑ１用のラツチ回路はANDゲー
ト３６およびORゲート２５を有し、信号−Ｑ２
用のラツチ回路はANDゲート３７およびORゲー
ト３９を有し、信号−Ｑ３用のラツチ回路は
ANDゲート３３およびORゲート２６を有する。
これらのラツチ回路の働きは、−INTR信号（ラ
イン２４）がローレベルのとき−Ｑ３信号（ハイ
レベル）を供給することと、ORゲート２８から
のCLRBSY（使用中クリア）信号がハイレベルの
ときこのラツチされた状態をクリアすることであ
る。
ORゲート２０は−エラー入力と、ANDゲート
２１を介する−使用中入力と、を監視する。OR
ゲート２０の出力（−INTR）は通常はハイレベ
ルであるが、−使用中入力および−エラー入力が
共にローレベルのとき（副プロセツサ２が使用中
状態にあつてかつ副プロセツサエラーを示すと
き）ローレベルとなる。ローレベルの−INTR信
号がANDゲート２１を介してラツチされて、イ
ンバータ２３を介して、ハイレベルにラツチされ
たINTR信号がユニツト５に供給される。この回
路の目的は、副プロセツサ２が使用中であつてか
つ副プロセツサエラー信号が発生されているとき
にのみ、ラツチされたINTR信号を発生できるよ
うにすることである。副プロセツサ２が使用中で
ないときは、−エラー入力のところで信号が遷移
してもラツチされたINTR信号を発生することは
できない。−INTR信号（ライン24）は、前にも
説明したように、ORゲート２２の出力（−使用
中286）を活動化することによつて（ローレベ
ル）、このとき、たとえ副プロセツサ２が使用中
信号を供給していなくても、主プロセツサと副プ
ロセツサとの間のデータ転送は生じ得ないように
なつている。したがつて主プロセツサ１は別の副
プロセツサ命令を実行する前に、割込みを受諾す
ることができる。
２１を介する−使用中入力と、を監視する。OR
ゲート２０の出力（−INTR）は通常はハイレベ
ルであるが、−使用中入力および−エラー入力が
共にローレベルのとき（副プロセツサ２が使用中
状態にあつてかつ副プロセツサエラーを示すと
き）ローレベルとなる。ローレベルの−INTR信
号がANDゲート２１を介してラツチされて、イ
ンバータ２３を介して、ハイレベルにラツチされ
たINTR信号がユニツト５に供給される。この回
路の目的は、副プロセツサ２が使用中であつてか
つ副プロセツサエラー信号が発生されているとき
にのみ、ラツチされたINTR信号を発生できるよ
うにすることである。副プロセツサ２が使用中で
ないときは、−エラー入力のところで信号が遷移
してもラツチされたINTR信号を発生することは
できない。−INTR信号（ライン24）は、前にも
説明したように、ORゲート２２の出力（−使用
中286）を活動化することによつて（ローレベ
ル）、このとき、たとえ副プロセツサ２が使用中
信号を供給していなくても、主プロセツサと副プ
ロセツサとの間のデータ転送は生じ得ないように
なつている。したがつて主プロセツサ１は別の副
プロセツサ命令を実行する前に、割込みを受諾す
ることができる。
第１図のところで説明したように、ユニツト５
へのINTR入力はその優先順位に従つてサービス
され、主プロセツサ１にINT信号が供給される。
主プロセツサ１はこれに応答してMIO、１、
および０出力をローレベルにセツトする。ユニ
ツト４はこれに応答して信号（ローレベ
ル）を供給する。この段階では、論理回路６への
入力はその出力を変更しない。
へのINTR入力はその優先順位に従つてサービス
され、主プロセツサ１にINT信号が供給される。
主プロセツサ１はこれに応答してMIO、１、
および０出力をローレベルにセツトする。ユニ
ツト４はこれに応答して信号（ローレベ
ル）を供給する。この段階では、論理回路６への
入力はその出力を変更しない。
第２の信号で、ユニツト５から主プロセ
ツサ１へポインタが送られて、エラー処理ルーチ
ンが開始される。CLRBSY（使用中クリア）コマ
ンドはエラー処理ルーチンによつて発せられる。
前述のように、このコマンドの場合、アドレスラ
インＡ０およびＡ３は共にゼロである。このと
き、さらに、主プロセツサ１からのMIO信号は
ゼロであり、デコーダ８からの−CS287信号はゼ
ロであり、−INTA信号は今や１である。主プロ
セツサ１はユニツト４を駆動して（Ｉ／Ｏ
書込みコマンド）を発生させる（ローレベルが活
動状態）。これは論理回路６の−IOW入力へ供給
される。こうしてANDゲート３２が付勢されて、
ORゲート２８およびライン３４を介して出力信
号（ハイレベル）をANDゲート３３に供給する。
これによりORゲート２６からの−Ｑ３出力（ラ
イン２７）が減勢されて、主プロセツサ１への−
使用中286出力がクリアされる。次に、主プロセ
ツサ１は、アドレスラインＡ３を１にすることに
よつて、副プロセツサ２を選択する。ANDゲー
ト３５の他の入力は変更されず元のままであるの
で、ANDゲート３５は付勢されて論理回路６の
出力となる−NPCS出力をローレベルにして副プ
ロセツサ２を選択する。エラー処理ルーチンは副
プロセツサをリセツトしなくても副プロセツサエ
ラーをクリアすることができる。しかしながらも
しリセツトを要求するときは、そのコマンド（ア
ドレスラインＡ０が“１”）が主プロセツサ１か
ら発せられる。このとき、MIO、−IOW、および
−CS287は依然ローレベルであり、−INTAおよ
びＡ０はハイレベルである。したがつて、ORゲ
ート３１の出力はローレベルとなる。ユニツト３
からのリセツト入力は、電源投入シーケンス以外
は、常にローレベルであるので、ANDゲート３
０の出力はハイレベルからローレベルとなる。こ
の出力はインバータ３８で反転され、ハイレベル
のリセツト信号（リセツト287）として副プロセ
ツサ２に供給される。
ツサ１へポインタが送られて、エラー処理ルーチ
ンが開始される。CLRBSY（使用中クリア）コマ
ンドはエラー処理ルーチンによつて発せられる。
前述のように、このコマンドの場合、アドレスラ
インＡ０およびＡ３は共にゼロである。このと
き、さらに、主プロセツサ１からのMIO信号は
ゼロであり、デコーダ８からの−CS287信号はゼ
ロであり、−INTA信号は今や１である。主プロ
セツサ１はユニツト４を駆動して（Ｉ／Ｏ
書込みコマンド）を発生させる（ローレベルが活
動状態）。これは論理回路６の−IOW入力へ供給
される。こうしてANDゲート３２が付勢されて、
ORゲート２８およびライン３４を介して出力信
号（ハイレベル）をANDゲート３３に供給する。
これによりORゲート２６からの−Ｑ３出力（ラ
イン２７）が減勢されて、主プロセツサ１への−
使用中286出力がクリアされる。次に、主プロセ
ツサ１は、アドレスラインＡ３を１にすることに
よつて、副プロセツサ２を選択する。ANDゲー
ト３５の他の入力は変更されず元のままであるの
で、ANDゲート３５は付勢されて論理回路６の
出力となる−NPCS出力をローレベルにして副プ
ロセツサ２を選択する。エラー処理ルーチンは副
プロセツサをリセツトしなくても副プロセツサエ
ラーをクリアすることができる。しかしながらも
しリセツトを要求するときは、そのコマンド（ア
ドレスラインＡ０が“１”）が主プロセツサ１か
ら発せられる。このとき、MIO、−IOW、および
−CS287は依然ローレベルであり、−INTAおよ
びＡ０はハイレベルである。したがつて、ORゲ
ート３１の出力はローレベルとなる。ユニツト３
からのリセツト入力は、電源投入シーケンス以外
は、常にローレベルであるので、ANDゲート３
０の出力はハイレベルからローレベルとなる。こ
の出力はインバータ３８で反転され、ハイレベル
のリセツト信号（リセツト287）として副プロセ
ツサ２に供給される。
ANDゲート３０へのリセツト入力を用いて、
電源投入シーケンスの間は、副プロセツサ２を確
実にリセツトしておく。システムが初めに電源投
入されるとき、このリセツト入力はハイレベルで
あり、ANDゲート３０の出力をローレベルに強
制する。これにより副プロセツサ２はリセツトさ
れる。ANDゲート３０の出力（ローレベル）は
ORゲート２８の入力にも供給されるので、−Ｑ
３信号（ライン２７）は、初めは、ハイレベルに
はラツチされず、−使用中286信号を発生する。
電源投入シーケンスの間は、副プロセツサ２を確
実にリセツトしておく。システムが初めに電源投
入されるとき、このリセツト入力はハイレベルで
あり、ANDゲート３０の出力をローレベルに強
制する。これにより副プロセツサ２はリセツトさ
れる。ANDゲート３０の出力（ローレベル）は
ORゲート２８の入力にも供給されるので、−Ｑ
３信号（ライン２７）は、初めは、ハイレベルに
はラツチされず、−使用中286信号を発生する。
前述のように、第２図に示す論理回路６は
PALチツプで実現することもできる。これは、
たとえば、下記のようにプログラムされた20ピン
のPAL16L8チツプ（Monolithic Memories社
製）で実現することができる。
PALチツプで実現することもできる。これは、
たとえば、下記のようにプログラムされた20ピン
のPAL16L8チツプ（Monolithic Memories社
製）で実現することができる。
ピンリスト：リセツト、／エラー、／使用中、
A0，A3，／IOW，MIO，／CS287，／INTA，
GND，TEST，NPCS，Q1，Q2，Q3、
CLRBSY、リセツト287，INTR，BUSY286，
VCC。
A0，A3，／IOW，MIO，／CS287，／INTA，
GND，TEST，NPCS，Q1，Q2，Q3、
CLRBSY、リセツト287，INTR，BUSY286，
VCC。
GNDはグランド、TESTはテストピン（この
回路ではグランド）、VCCは電源ピンである。残
りは第２図で図示されている。このチツプは以下
のブール代数で表わされる式を遂行するようにプ
ログラムされている。
回路ではグランド）、VCCは電源ピンである。残
りは第２図で図示されている。このチツプは以下
のブール代数で表わされる式を遂行するようにプ
ログラムされている。
／NPCS＝／MIO×A3×CS287×／INTA
／Q1＝／Q1×Q2＋／CLRBSY＋／INTR
／Q2＝／Q2×CLRBSY＋／INTR＋Q1
／Q3＝／Q3×／Q2×CLRBSY＋Q1
／CLRBSY＝／A3×／A0×IOW×／MIO×
CS287×／INTA＋リセツト287 ／リセツト287＝／リセツト×MIO＋／リセツト
×A3＋／リセツト×／A0＋／リセツト
×／IOW＋／リセツト×／CS287＋／リセ
ツト×INTA ／INTR＝／エラー＋使用中×／INTR ／使用中286＝／Q3＋使用中 要約すれば、論理回路６は副プロセツサの使用
中出力およびエラー出力を監視するために接続さ
れた回路である。使用中信号が存在するときにエ
ラー信号を検知すると、論理回路６は主プロセツ
サ１への副プロセツサ使用中入力を維持しながら
ユニツト５（割込みコントローラ）に割込み要求
を発生する。ユニツト５が主プロセツサルーチン
を指定するための要求のサービスを終えると、論
理回路６は主プロセツサのコマンド信号に応答し
て使用中信号を除去し、データ転送のための副プ
ロセツサを選択し、最後に、副プロセツサが保護
モードにあればそれをリセツトする。副プロセツ
サが保護モードから出ることができるのは以上の
過程のときだけである。
CS287×／INTA＋リセツト287 ／リセツト287＝／リセツト×MIO＋／リセツト
×A3＋／リセツト×／A0＋／リセツト
×／IOW＋／リセツト×／CS287＋／リセ
ツト×INTA ／INTR＝／エラー＋使用中×／INTR ／使用中286＝／Q3＋使用中 要約すれば、論理回路６は副プロセツサの使用
中出力およびエラー出力を監視するために接続さ
れた回路である。使用中信号が存在するときにエ
ラー信号を検知すると、論理回路６は主プロセツ
サ１への副プロセツサ使用中入力を維持しながら
ユニツト５（割込みコントローラ）に割込み要求
を発生する。ユニツト５が主プロセツサルーチン
を指定するための要求のサービスを終えると、論
理回路６は主プロセツサのコマンド信号に応答し
て使用中信号を除去し、データ転送のための副プ
ロセツサを選択し、最後に、副プロセツサが保護
モードにあればそれをリセツトする。副プロセツ
サが保護モードから出ることができるのは以上の
過程のときだけである。
以上説明したように本発明は、たとえば
IAPX286／20ような新システムにおいて
IAPX88／20ような旧システムとの互換性を維持
しながら副プロセツサが使用中でないときにスプ
リアスなエラー出力が発生することに起因する主
プロセツサの必要以上の中断を防止することがで
きるという効果を奏する。
IAPX286／20ような新システムにおいて
IAPX88／20ような旧システムとの互換性を維持
しながら副プロセツサが使用中でないときにスプ
リアスなエラー出力が発生することに起因する主
プロセツサの必要以上の中断を防止することがで
きるという効果を奏する。
第１図は本発明の実施例の構成を簡略的に示す
ブロツク図、第２図は第１図に示す論理回路６の
詳細を示すブロツク図である。
ブロツク図、第２図は第１図に示す論理回路６の
詳細を示すブロツク図である。
Claims (1)
- 【特許請求の範囲】 １ 主プロセツサと、 コマンド実行中であるときに活動状態になる使
用中出力と、誤動作が生じたときに活動状態にな
るエラー出力と、を有する副プロセツサと、 前記使用中出力および前記エラー出力が共に活
動状態であるときにのみ主プロセツサのエラー割
込みルーチンを開始させるための割込み要求信号
を発生させる論理回路と、 を有することを特徴とするデータ処理システム。 ２ 前記論理回路が使用中信号およびエラー信号
を共に受け取つて後の使用中信号の状態にかかわ
りなくラツチされた割込み要求信号を供給するラ
ツチ手段を有する特許請求の範囲第１項記載のデ
ータ処理システム。 ３ 前記論理回路が前記副プロセツサからの活動
使用中信号に応答して前記主プロセツサに活動使
用中信号を供給する第２の論理回路と、前記割込
み要求信号に応答して前記主プロセツサへの前記
活動使用中信号をラツチすることにより該割込み
が前記エラー割込みルーチンによつて処理される
まで前記主プロセツサの副プロセツサ命令の実行
を禁止するラツチ手段と、を有する特許請求の範
囲第１項記載のデータ処理システム。 ４ 前記論理回路が前記主プロセツサからのクリ
ア使用中コマンドに応答して活動使用中信号を非
活動状態にクリアする第３の論理手段を有する特
許請求の範囲第３項記載のデータ処理システム。 ５ 複数の割込み要求入力および前記主プロセツ
サに接続される割込み出力を具備することにより
前記複数の割込み要求入力のうちの所定の１つに
接続された前記論理回路からの割込み要求信号に
応答して前記主プロセツサによる割込みオペレー
シヨンを知らせる割込み制御装置を有する特許請
求の範囲第４項記載のデータ処理システム。 ６ 前記論理回路が前記主プロセツサからのＩ／
Ｏ書込みコマンドを表わす信号に応答して前記副
プロセツサから前記主プロセツサへのデータ転送
を付勢するための前記副プロセツサへの活動チツ
プ選択信号を生成する第４の論理手段を有する特
許請求の範囲第５項記載のデータ処理システム。 ７ 前記論理回路が前記主プロセツサからの副プ
ロセツサリセツトコマンドを表わす信号に応答し
て前記副プロセツサを休止状態にリセツトするた
めのリセツト信号を生成する第５の論理手段を有
する特許請求の範囲第５項記載のデータ処理シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/567,296 US4598356A (en) | 1983-12-30 | 1983-12-30 | Data processing system including a main processor and a co-processor and co-processor error handling logic |
| US567296 | 2000-05-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60146358A JPS60146358A (ja) | 1985-08-02 |
| JPH02732B2 true JPH02732B2 (ja) | 1990-01-09 |
Family
ID=24266577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195884A Granted JPS60146358A (ja) | 1983-12-30 | 1984-09-20 | デ−タ処理システム |
Country Status (15)
| Country | Link |
|---|---|
| US (1) | US4598356A (ja) |
| EP (1) | EP0147599B1 (ja) |
| JP (1) | JPS60146358A (ja) |
| KR (1) | KR890003985B1 (ja) |
| AT (1) | ATE50371T1 (ja) |
| AU (1) | AU567767B2 (ja) |
| BR (1) | BR8406635A (ja) |
| CA (1) | CA1216949A (ja) |
| DE (1) | DE3481351D1 (ja) |
| ES (1) | ES536183A0 (ja) |
| GB (1) | GB8431010D0 (ja) |
| HK (1) | HK81590A (ja) |
| MX (1) | MX157706A (ja) |
| PH (1) | PH24536A (ja) |
| SG (1) | SG67090G (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814977A (en) * | 1983-10-18 | 1989-03-21 | S&C Electric Company | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers |
| US4870614A (en) * | 1984-08-02 | 1989-09-26 | Quatse Jesse T | Programmable controller ("PC") with co-processing architecture |
| JPS62214464A (ja) * | 1986-03-17 | 1987-09-21 | Hitachi Ltd | データ処理システム |
| AU597980B2 (en) * | 1986-05-30 | 1990-06-14 | Honeywell Bull Inc. | Apparatus and method for interprocessor communication |
| US5193159A (en) * | 1986-09-24 | 1993-03-09 | Hitachi, Ltd. | Microprocessor system |
| JPS6381554A (ja) * | 1986-09-25 | 1988-04-12 | Canon Inc | 交換可能な周辺装置を取り扱う電子機器 |
| US5109329A (en) * | 1987-02-06 | 1992-04-28 | At&T Bell Laboratories | Multiprocessing method and arrangement |
| US4811200A (en) * | 1987-05-12 | 1989-03-07 | Motorola, Inc. | Multiple microprocessor watchdog system |
| US5226122A (en) * | 1987-08-21 | 1993-07-06 | Compaq Computer Corp. | Programmable logic system for filtering commands to a microprocessor |
| JPH0679307B2 (ja) * | 1987-10-22 | 1994-10-05 | 日本電気株式会社 | コプロセッサの並行動作制御方式 |
| US4908502A (en) * | 1988-02-08 | 1990-03-13 | Pitney Bowes Inc. | Fault tolerant smart card |
| EP0335990B1 (en) * | 1988-04-02 | 1993-12-08 | International Business Machines Corporation | Processor-processor synchronization |
| US5109514A (en) * | 1988-07-28 | 1992-04-28 | Sun Microsystems, Inc. | Method and apparatus for executing concurrent CO processor operations and precisely handling related exceptions |
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