JPH0495135A - 外部発信信号制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサの外部発信信号制御方式に関し、プロセッサ
と外部発信信号との接続の自由度を増大できるようにす
ることを目的とし、プロセッサには、各入力ポート対応
に値記憶部。

入力ポート制御コード記憶部および外部発信信号制御部
が設けられ、各外部発信信号制御部は、（ａ）入力ボー
ト制御コードの値が第１の値集合に属する場合には対応
する外部発信信号の値を対応する値記憶部に書き込む処
理のみを行い、（ｂ）入力ポート制御コードの値が第２
の値集合に属する場合には対応する外部発信信号をプロ
セッサの特定動作時の逐次化対象の信号とし、（ｃ）入
力ポート制御コードの値が第３の値集合に属する場合に
は対応する外部発信信号が所定値になった時にコンテク
スト依存割込み要因を生成し、（ｄ）入力ポート制御コ
ードの値が第４の値集合に属する場合には対応する外部
発信信号が所定値になった時にコンテクスト無依存割込
み要因を生成するように構成されている。

〔産業上の利用分野］ 本発明は、プロセッサ外部のハードウェア・ユニットか
ら発信される外部発信信号を接続可能なプロセンサにお
ける外部発信信号に対するプロセッサ動作の制御方式に
関し、外部発信信号のプロセッサに対する接続の自由度
を増す事を目的としている。

基本的な命令を備えたプロセッサ（例えば、中央処理装
置）とこれに接続できる特定処理向きのコプロセッサ等
の外部ハードウェア・ユニットを用意し、使用目的に応
じてプロセッサと接続する外部ハードウェア・ユニット
を選択することにより、使用目的に応じてコスト・パフ
ォーマンスの高い柔軟なハードウェア構成を取る事がで
きる。

特にマイクロプロセッサの分野では、この方法がよく用
いられる。

〔従来の技術］ 従来、大形の計算機については、購入者は中央処理装置
単体だけを購入すると言うことがなく、中央処理装置お
よび種々の外部装置より成るシステムを購入しているが
、マイクロプロセッサについては、購入者は中央処理装
置だけを購入し、これに種々の外部装置を付加して計算
機システムを構築している。従来のマイクロプロセッサ
においては、外部発信信号の入力口（入力ボート）に接
続される外部発信信号の種類は、入力ボート毎に固定さ
れていた。

〔発明が解決しようとする課題］ 従って、成るハードウェア・システム構成を構築しよう
としたとき、種ＩＩＡの外部発信信号の入力ポートが余
っていても、他の種ｆｉＢの外部発信信号の入力ポート
が不足すると言う場合があった。

また、中央処理装置と外部ハードウェア・ユニットとの
幅広い接続構成を提供するためには、各外部発信信号の
種類ごとに十分な数の外部入力信号ボートを用意する必
要が生じ、これは中央処理装置のＬＳｌパッケージのピ
ン数の増大を招くために好ましくない。

本発明は、この点に鑑みて創作されたものであって、プ
ロセッサの入力ポートと外部発信信号との接続の自由度
を増大できるようになった外部発信信号制御方式を提供
することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。本発明は、外部発
信信号を入力する入力ポートを１個以上有するプロセッ
サにおける外部発信信号制御方式に関するものである。

プロセッサは、各入力ポート対応に設けられ且つプログ
ラムから参照できる値記憶部と、各入力ポート対応に設
けられ且つプログラムで書替え可能な入力ポート制御コ
ード記憶部と、各入力ポート対応に設けられた外部発信
信号制御部とを具備している。

外部発信信号制御部は、 （ａ）　　対応する入力ポート制御コード記憶部の値が
第１の値集合に属する場合には、対応する外部発信信号
の値を対応する値記憶部に書き込む処理のみを行い、 ■）対応する入力ポート制御コード配憶部の値が第２の
値集合に属する場合には、対応する外部発信信号をプロ
セッサの特定動作時の逐次化対象の信号とし、 （ｃ）　　対応する入力ポート制御コード記憶部の値が
第３の値集合に属する場合には、対応する外部発信信号
が所定値になったことを契機としてコンテクスト依存割
込み要因信号を生成し、（ｄ）　　対応する入力ポート
制御コード記憶部の値が第４の値集合に属する場合には
、対応する外部発信信号が所定値になったことを契機と
してコンテクスト無依存割込み要因信号を生成するよう
に構成されている。

〔作用〕

第ｉ番目の外部発信信号制御部は、第ｉ番目の入力ポー
ト制御コード記憶部の値を参照して、第ｉ番目の入力ポ
ートに入力される外部発信信号に対する取り扱いを変更
する。

第ｉ番目の入力ポート制御コード記憶部の値が第１の値
集合に属する場合には、第ｉ番目外部発信信号制御部は
、第ｉ番目の入力ポートに入力された外部発信信号の値
を第ｉ番目の値記憶部に書き込む処理のみを行う。

第ｉ番目の入力ポート制御コード記憶部の値が第２の値
集合に属する場合には、第ｉ番目の外部発信信号制御部
は、第ｉ番目の入力ポートに入力された外部発信信号を
プロセンサの特定動作時の逐次化の対象とする。プロセ
ッサの特定動作の逐次化とは、プロセッサの特定動作の
開始を該当外部発信信号が特定の値となるまで待たせる
ことを意味している。

第ｉ番目の入力ポート制御コード記憶部の値が第３の値
集合に属する場合には、第ｉ番目の外部発信信号制御部
は、第ｉ番目の入力ポートに入力された外部発信信号が
特定の値になったことを契機としてコンテ・クスト依存
割り込み要因信号を生成する。コンテクスト依存割込み
とは、少なくともコンテクストに同期して発生する割込
みである。

コンテクスト依存割込みは、その割込み要因を発生した
処理を開始した命令の実行後、他の割込みが発生する以
前に（コンテクスト・スイッチしない間に）発生する割
込みである。

第ｉ番目の入力ポート制御コード記憶部の値が第４の値
集合に属する場合には、第ｉ番目の外部発信信号制御部
は、第ｉ番目の入力ポートに入力された外部発信信号が
特定の値になったことを契機としてコンテクスト無依存
割込み要因信号を生成する。コンテクスト無依存割込み
とは、プロセンサの命令実行とは非同期に発生する割込
みである。

プロセッサのプログラムは、値記憶部を参照することが
でき、また、入力ポート制御コード記憶部の値を書き替
えることが出来る。

［実施例］ 第２図は本発明の実施例のハードウェア構成例を示す図
である。同図において、＃０ないし＃７はプログラマブ
ル外部発信信号入力ボート、１００はＣＰＵ、１１０は
外部発信信号値レジスタ、１２０は外部発信信号動作規
定レジスタ、１３０はコプロセッサ・ビジー逐次化マス
ク、２００は主記憶装置、３００は浮動小数点ヘクタ・
コプロセッサ、４００は入出力コプロセッサ、５００は
システム・バスをそれぞれ示している。

ＣＰ　Ｕｌｏｏは、入力ポート＃０ないし＃７．外部発
信信号値レジスタ１１０　、外部発信信号動作規定レジ
スタ１２０．コプロセッサ・ビジー逐次化マスク１３０
などを有している。ＣＰＵ１００の入力ポート＃Ｘ　（
Ｘ＝０．１．・・・、７）に接続される外部発信信号は
、１ビット幅である。

システム・バス５００には、ＣＰＵ１００．主記憶装置
２００．浮動小数点ヘクタ・コプロセッサ３００、入出
力コプロセッサ４００などが接続されている。

ＣＰ　［Ｊｌｏｏの各入力ポートには、図示のような信
号が接続されている。

外部発信信号値レジスタ１１０は、８ビツト長のレジス
タであり・、ビット＃Ｘが入力ポート＃Ｘに接続された
外部発信信号の値を表示する。外部発信信号値レジスタ
１１０は、プログラムから参照することができる。

第３図は外部発信信号動作規定レジスタの構成例を示す
図である。同図において、ＥＳＣＴＬＯないしＥＳＣＴ
Ｌ７は入力ポート制御コードを示す。なお、ＥＳＣＴＬ
はＥｘｔｅｒｎａｌ　Ｓｉｇｎａｌ　Ｃｏｎｔｒ。

ｌの略である。

外部発信信号動作規定レジスタ１２０は、各入力ボート
に対して４ビツト長の入力ボート制御コードを保持する
３２ビツト長のレジスタである。即ち、入力ポート＃Ｘ
　（Ｘ＝０．１．・・・７）に対してはＥＳＣＴＬＸが
割り当てられている。プログラムは、外部発信信号動作
規定レジスタ１２０を書き替えることが出来る。

第４図はＥＳＣＴＬの値と対応する入力ポートの信号の
取り扱いを説明する図である。

同図に示すように、ＥＳＣＴＬ＝００００〜０１０１の
場合には、ＣＰＵは外部発信信号レジスタでの値のみを
表示する。

ＥＳＣＴＬ＝０１１０の場合には、ＣＰＵは接続信号を
レベル信号として取り扱い、ＣＰＵの割込み動作時の逐
次化対象の信号とする。この信号が１の間は、ＣＰＵは
割込みを発生しない。

ＥＳＣＴＬ＝０１１１の場合には、ＣＰＵは接続信号を
パルス信号として取り扱い、接続信号が１になったこと
を契機としてコンテクスト依存割込み要因を生成する。

ＥＳＣＴＬ＝Ｉ　ＸＹＺの場合ニハ、ＣＰ　Ｕ　ハ接続
信号をパルス信号として取り扱い、接続信号が１になっ
たことを契機として優先レベルＸＹＺのコンテクスト無
依存割込み要因を生成する。

コプロセッサ・ビジー逐次化マスク１３０について説明
する。ＣＰＵ１００には、複数個のコプロセッサを接続
することが出来る。コプロセッサ・ビジー逐次化マスク
１３０は、コプロセッサ・ビジー信号が０となるまで待
つことをＣＰＵ動作の逐次化の対象とするか否かを指定
するものである。プログラムは、コプロセッサ・ビジー
逐次化マスク１３０を書き替え、ることが出来る。これ
により、コプロセッサの種類により、そのコプロセッサ
が発生する割込みをコンテクスト依存割込み（プログラ
ム割込み）とする場合には、プログラムがそのコプロセ
ッサに対するコプロセッサ・ビジー逐次化マスクを１（
そのコプロセッサのビジー信号を逐次化の対象とする）
とする。これにより、コプロセッサの接続の自由度を増
すことが出来る。デバッグ時には、そのコプロセッサの
コプロセッサ・ビジー逐次化マスクを１とし、且っＰＥ
Ｖ、５ＹＮＣ＝１（毎命令実行するごとにＣＰＵ動作の
逐次化を行うフラグ）とすることにより、コプロセッサ
の動作のＣＰＵ動作との同期的な実行を実現する。なお
、ＰＥＶはＰｒｏｃｅｓｓｉｎｇ　Ｅｎｖｉｒｏｎｍｅ
ｎｔの略であり、これは富士通のＭシリーズ計算機のＰ
ＳＷの上位ワードに相当するものである。

第２図の実施例における各入力ポートに対するＥＳＣＴ
Ｌの値および接続信号について説明する。

入力ポート＃０に対してはＥＳＣＴＬ＝０１１０とし、
入力ポート＃０に主記憶装置のビジー信号を接続する。

主記憶装置ビジー信号は、主記憶装置がＣＰＵからの主
記憶アクセスを実行中であることを示すものであり、Ｃ
ＰＵの割込み動作時の逐次化の対象となる。０の主記憶
装置ビジー信号はＣＰＵからの要求に基づ（主記憶アク
セスが全て終了していることを示し、１の主記憶装置ビ
ジー信号はＣＰＵからの要求に基づく主記憶アクセスが
実行中であることを示す。主記憶装置は、ＣＰＵからの
ストア要求に対しては、プログラム例外の検出までを同
期で行い、その後のメモリへのデータの書込みはＣＰＵ
とは非同期で実行する。

この非同期実行部分で、メモリの故障に対するコンテク
スト依存割込み要因が検出されることがある。

入力ポート＃１に対してはＥＳＣＴＬ＝０１１１とし、
ＣＰＵからのアクセス要求に関係して検出されたメモリ
故障に対するコンテクスト依存割込み要因発生信号を入
力ポート＃ｌに接続する。

この信号は、主記憶装置のビジー信号が１である間のみ
、１となり得る。

入力ポート＃・２に対してはＥＳＣＴＬ＝０１１０また
は００００とし、浮動小数点ベクタ・コプロセッサのビ
ジー信号を入力ポート＃２に接続する。１の浮動小数点
ベクタ・コプロセッサのビジー信号は、ＣＰＵから依願
された処理を浮動小数点ベクタ・コプロセッサが実行中
であることを示す。浮動小数点ベクタ・コプロセッサか
らの割込みをコンテクスト依存割込みとする場合には、
この信号に対するＥＳＣＴＬを２進数で０１１０とする
。この割込みをコンテクスト無依存割込みとする場合に
は、この信号に対するＥＳＣＴＬを２進数で００００と
する。ベクタ・コプロセッサを使用するプロセスを複数
同時にタイムスライスで実行するプログラムの実行環境
のときには、コプロセッサ割込みをコンテクスト依存割
込みとし、ベクタ・コプロセッサを使用するプロセスが
１個のときのみのプログラムの実行環境のときには、コ
プロセッサ割込みをコンテクスト無依存割込みとする。

入力ポート＃３に対してはＥＳＣＴＬ＝００００とし、
浮動小数点ベクタ・コプロセッサのポスト未終了信号を
入力ポート＃３に接続する。浮動小数点ベクタ・コプロ
セッサの特定の主記憶アクセスの終了を保証するための
機構としてポスト機構がある。このポスト未終了信号は
、ＣＰＵが発行したポスト・コプロセッサ命令以前に浮
動小数点ベクタ・コプロセッサが開始した主記憶アクセ
スが全て終了する迄の間のみ１となる。ポスト機構を用
いた浮動少数点ベクタ・コプロセッサの特定の主記憶ア
クセス終了保証手順は、以下の通りである。

■　浮動小数点ベクタ・コプロセッサに対するメモリ・
アクセス命令を発行する（複数個存在しても良い）。

■　ＣＰＵからポスト・コプロセッサ命令が発行される
。

■　この間、ＣＰＵ及び浮動小数点ベクタ・コプロセッ
サに対する任意の命令が発行される。

■　■の浮動小数点ベクタ・コプロセッサによる主記憶
アクセスの終了を保証すべき時点で、ポスト未終了信号
の値が０となるのを待つ。

■　この時、■の浮動小数点ベクタ・コプロセッサのメ
モリ・アクセスが終了していることが保証される。

入力ポート＃４に対してはＥＳＣＴＬ＝０１１１または
１０１０とし、浮動小数点ベクタ・コプロセッサの割込
み信号を入力ポート＃４に接続する。この信号は、浮動
小数点ベクタ・コプロセッサで処理を実行している最中
に割込み要因が検出された場合に１となる。浮動小数点
ベクタ・コプロセッサの割込みをコンテクスト依存割込
みとするときには、ＥＳＣＴＬに０１１１を設定する。

また、この割込みをレベル２のコンテクスト無依存割込
みとする場合には、ＥＳＣＴＬに１０１０を設定する。

入力ポート＃５に対してはＥＳＣＴＬ＝１０１１とし、
入出力コプロセッサの割込み信号を入力ポート＃５に接
続する。入出力コプロセッサの割込み信号をレベル３の
コンテクスト無依存割込みとして扱うので、ＥＳＣＴＬ
に１０１１を設定する。

第５図は外部入力信号処理部のハードウェア構成例を示
す図である。同図において、１１０は外部発信信号値レ
ジスタ、１２０は外部発信信号動作規定レジスタ、１４
０はデコーダ、１５０は入力セレクト部、１６０はＣＰ
Ｕ制御部、１７０はＣＰＵデータバスをそれぞれ示して
いる。

入力ピンＰＩＮは入力ポートのピンである。デコーダ１
４０は、入力ポート番号が＃Ｘ　（Ｘ＝０．１゜・・・
、７）の場合にはＥＳＣＴＬＸをデコードするものであ
る。入力ピンＰＩＮからの信号は入力セレクト部１５０
を介して外部発信信号値レジスタ１１０のビットＸにセ
ットされる。ＣＰＴＪ制御部１６０には、ＥＳＣＴＬＸ
のデコード結果と外部発信信号値レジスタ１１０のビッ
トＸの出力とが入力される。

外部発信信号動作規定レジスタ１２０の入力端はＣＰＵ
データバス１７０に接続され、外部発信信号動作規定レ
ジスタ１２０の出力側もＣＰＵデータバス１７０に接続
されている。外部発信信号値レジスタ１１０のビットＸ
の出力側もＣＰＵデータバス１７０に接続されている。

第６図は入力セレクト部およびＣＰＵ制御部の詳細を説
明する図である。第６図は第５図の点線内の詳細を示す
ものである。同図において、１５１はＡＮＤ回路、１５
２はＯＲ回路、１６１ないし１６３はＡＮＤ回路、１６
４は逐次化制御部、１６５は割込み制御部をそれぞれ示
している。

入力ピンＰＩＮからの信号はＯＲ回路１５２を介して外
部発信信号値レジスタのビットＸにクロック同期でセッ
トされる。ＥＳＣＴＬＸのデコード結果がパルスを示し
且つ入力ピンＰＩＮの信号が１のときには、外部発信信
号値レジスタのビットＸに１が保持される。

ＥＳＣＴＬＸが０１１０で且つ外部発信信号値レジスタ
のビットＸの値が１の場合には、ＡＮＤ回路１６１は１
を出力する。ＡＮＤ回路１６１の出力は逐次化信号とし
て逐次化制御部１６４に入力される。逐次化制御部１６
４は、ＣＰＵ０中に１個だけ存在し、ＣＰＵの動作の逐
次化を制御する部分である。具体的には、 ・割込み発生時に、割込み時の逐次化の対象となってい
る動作が終了するのを待つ。

−ＰＥＶ、５ＹＮＣ＝　１　？、ＣＰＵ（７）命令の逐
次実行がプログラムにより指定されているとき、命令の
実行開始前に逐次化の対象となる（非同期）動作の終了
を待つ。

等の処理を行う。

ＥＳＣＴＬＸが０１１１で且つ外部発信信号値レジスタ
のビットＸの値が１の場合には、ＡＮＤ回路１６２は１
を出力する。ＡＮＤ回路１６２の出力はコンテクスト依
存割込み信号として割込み制御部１６５に入力される。

割込み制御部は、・割込み条件の検出 ・割込み時のＣＰＵ動作の逐次化の終了待ち・割込みパ
ラメータの表示と環境の変更（制御レジスタの変更） などの動作を行う。

ＥＳＣＴＬＸが１ＸＹＺで且つ外部発信信号値レジスタ
のビットＸの値が１の場合には、ＡＮＤ回路１６３は１
を出力する。ＡＮＤ回路１６３の出力は、レベルＸＹＺ
のコンテクスト無依存割込み信号として割込み制御部１
６５に入力される。図にはコンテクスト無依存割込み生
成手段が１個しか存在しないが、実際には８個のコンテ
クスト無依存割込み生成手段が存在する。

〔発明の効果］ 以上の説明から明らかなように、本発明によれば、 （ａ）ＣＰＵの外部発信信号の入力ポートの数を増加さ
せずに、ＣＰＵと外部発信信号の接続の自由度を増すこ
とが出来る。

（ｂ）　　プログラムの動作環境の変化に応して、各外
部発信信号に対するＣＰＬＩの動作を自動的に変更出来
る。

と言う顕著な効果を奏することが出来る。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のハードウェア構成例を示す図、第３図は外部発信信号
動作規定レジスタの構成例を示す図、第４図はＥＳＣＴ
Ｌの値と入力ポートの信号の取り扱いを説明する図、第
５図は外部入力信号処理部のハードウェア構成例を示す
図、第６図は第５図の入力セレクト部及びＣＰＵ制御部
の詳細を示す図である。 ＃０ないし＃７・・・プログラマブル外部発信信号入力
ポート、１００・・・ＣＰＵ、１１０・・・外部発信信
号値レジスタ、１２０・・・外部発信信号動作規定レジ
スタ、１３０・・・コプロセッサ・ビジー逐次化マスク
、１４０・・・デコーダ、１５０・・・入力セレクト部
、１５１・・・ＡＮＤ回路、１５２・・・ＯＲ回路、１
６０・・・ＣＰＬＩ制御部、１６１ないし１６３・・・
ＡＮＤ回路、１６４・・・逐次化制御部、１６５・・・
割込み制御部、１７０・・・ＣＰＵデータバス、２００
・・・主記憶装置、３００・・・浮動小数点ベクタ・コ
プロセッサ、４００・・・入出力コプロセッサ、５００
・・・システム・バス。

Claims (1)

1. 【特許請求の範囲】 外部発信信号を入力する入力ポートを１個以上有するプ
   ロセッサにおける外部発信信号制御方式であって、 プロセッサは、 各入力ポート対応に設けられ且つプログラムから参照で
   きる値記憶部と、 各入力ポート対応に設けられ且つプログラムで書替え可
   能な入力ポート制御コード記憶部と、各入力ポート対応
   に設けられた外部発信信号制御部と を具備し、 各外部発信信号制御部は、 （ａ）対応する入力ポート制御コード記憶部の値が第１
   の値集合に属する場合には、対応する外部発信信号の値
   を対応する値記憶部に書き込む処理のみを行い、 （ｂ）対応する入力ポート制御コード記憶部の値が第２
   の値集合に属する場合には、対応する外部発信信号をプ
   ロセッサの特定動作時の逐次化対象の信号とし、 （ｃ）対応する入力ポート制御コード記憶部の値が第３
   の値集合に属する場合には、対応する外部発信信号が所
   定値になったことを契機としてコンテクスト依存割込み
   要因信号を生成し、 （ｄ）対応する入力ポート制御コード記憶部の値が第４
   の値集合に属する場合には、対応する外部発信信号が所
   定値になったことを契機としてコンテクスト無依存割込
   み要因信号を生成するように構成されている ことを特徴とする外部発信信号制御方式。