JPH0273590A

JPH0273590A - ファーストイン・ファーストアウトメモリ

Info

Publication number: JPH0273590A
Application number: JP63225966A
Authority: JP
Inventors: Yasuhiro Shin; 真　康博
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-09-09
Filing date: 1988-09-09
Publication date: 1990-03-13
Anticipated expiration: 2011-11-20
Also published as: JP2556558B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ランダム・アクセス・メモリ（以下、ＲＡＭ
という）を用いてデータの先入れ先出しを行うファース
トイン・ファーストアウトメモリ（以下、ＦＩＦＯメモ
リという）、特に最終メモリアドレスの次に第１メモリ
アドレスが再び選択されるようにしたエンドレス型のＦ
ＩＦＯメモリに関するものである。

（従来の技術）ＦＩＦＯメモリは、電話器等に使用されており、特開昭
６２−２２９５９４号公報等に記載されているようなシ
フＩ−レジスタを用いたものと、ＲＡＭを用いたものと
がある。

従来のＲＡＭを用いたＦＩＦＯメモリの電話器への適用
例を第２図に示す。

第２図の電話器は、キーボード１及び受話器２を有し、
そのキーボード１にはキーデコーダ３、データバス４、
ＦＩＦＯメモリ５、データバス４、及びパルスジエイル
−タロを介して、電話回路に接続されるダイヤルパルス
用の出力端子７が接続されている。また、受話器２には
タイミングジェネレータ８が接続され、そのタイミング
ジェネレータ８がキーデコーダ３、ＦＩＦＯメモリ５及
びパルスジェネレータ６に接続されている。

以上の構成において、受話器２を取上げると、オンフッ
タリセット信号Ｓ２が低レベル（以下、パＬ′″という
）となり、タイミングジェネレータ８のリセット状態が
解除される。キーボード１を押下すると、キーデコーダ
３によりどのキーが入力されたかが判断され、キーに対
応するディジタルなコード信号がＦＩＦ○メモリ５に書
込まれる。

ＦＩＦＯメモリ５に書込まれたデータは、パルスジェネ
レータ６に転送され、そのパルスジェネレータ６から、
入力されたデータに対応したパルスが出力端子７を通し
て電話回線へ出力される。これらの動作の時間制御は、
タイミングジェネレータ８により行われる。

第３図は、第２図中のＦ　Ｉ　ＦＯメモリの一構成例を
示すブロック図である。

このＦＩＦＯメメモリは、データバス４に接続されたＲ
ＡＭｌ０を有し、そのＲＡＭ１０の入力側には、アドレ
スセレクタ１１を介して書込み用カウンタ（以下、Ｗカ
ウンタという〉１２及び請出し用カウンタ（以下、Ｒカ
ウンタという）１３の各出力側が接続されている。Ｗカ
ウンタ１２及びＲカウンタ１３の出力側には制御回路２
０が接続されている。この制御回路２０は、Ｗカウンタ
１２及びＲカウンタ１３の出力側に接続された一致検出
回路２１と、Ｗカウンタ１２の出力側に接続されたデー
タ・フリップフロップ回路（以下、Ｄ−ＦＦという）２
２とを備え、その−数枚出回路２１の出力側にＤ−ＦＦ
２３が接続されている。

チップセレクト信号Ｃ８及び書込み信号ＷＴはＲＡＭ１
０に入力され、同じく、アドレス切換え信号ＡＳはアド
レスセレクタに、クロック信号φ１２、φ１３．φ２３
はＷカウンタ１２、Ｒカウンタ１３及びＤ−ＦＦ２３に
、オンフッタリセット信号Ｓ２はＤ−ＦＦ２２，２３に
それぞれ入力され、さらにＤ−ＦＦ２２，２３からキー
人力禁止信号ＷＤＥとＲＡＭｊ４出し禁止信号Ｒ，ＤＥ
がそれぞれ出力される。

第４図は第２図及び第３図のタイミングチャートであり
、この図を参照しつつ第２図及び第３図の動作を説明す
る。

受話器２を置いたオンフック状態では、オンフッタリセ
ット信号Ｓ２が高レベル（以下、“ＩＩ”という）て′
あるため、Ｗカウンタ１２及び゛Ｒカウンタ１３の出力
コードが“０パとなり、Ｄ−ＦＦ２２の出力端子Ｑ、つ
まりキー人力禁止信号が“Ｌ”にリセットされてキー人
力禁止解除状態Ｇこなると共に、Ｄ−ＦＦ２３の出力端
子Ｑ、つまりＲＡｒ＋＋Ｂｇ出し禁止信号Ｒ，ＤＥがＩ
Ｉ　Ｈ％にセットされてＲＡＭ読出し禁止状態となって
いる。Ｗカウンタ１２及び゛Ｒカウンタ１３の出力コー
ドがともにＩＩ　ＯＩＩであるため、−数枚出回路２１
の出力がＩＩ　ＨＩＩとなり、それがＤ−ＦＦ２３のデ
ータ入力端子りに与えられる。ここで、アドレス切換え
信号ＡＳがＩＩ　Ｌ　ＩＩであると、アドレスセレクタ
１１はＷカウンタ１２の出力をＲＡＭ１０のアドレス入
力に伝達する。書込み信号ＷＴがＱ　Ｌ　ＩＩの時、Ｒ
ＡＭ１０は読出し状態（リード状態）となるが、チップ
セレクト信号Ｃ８がＬｌｌであると、そのＲＡＭ１０の
データ出力がディスエーブル状態（データ出力禁止状態
）となる。

次に、受話器２を取り上げたオフフック状態では、オン
フックリセット信号Ｓ２が１１　Ｌ　ＩＩとなり、Ｗカ
ウンタ１２、Ｒカウンタ１３、及び’Ｄ　−Ｆ　Ｆ２２
．２３のリセットが解除されるが、それらの各出力は前
の状態が保持される。ここで、キーボード１のキーが押
下されると、キーデコーダ３より、キーのコード信号が
バス４を通してＦ　Ｉ　ＦＯメモリ５中のＲＡＭ１０の
データ入力端子に入力される。これと同時に、チップセ
レクト信号Ｃ８と書込み信号ＷＴがＩＩ　ＨＩＩになる
と、ＲＡＭ１０のアドレス″０″°にキーデコーダ３の
出力が書込まれることになる。チップセレクト信号Ｃ８
及び読込み信号ＷＴがＩＩ　Ｌ　ＩＩになる時に、アド
レス切換え信号ＡＳがＩＩ　ＨＩＩとなり、１クロック
信号φ１２がＷカウンタ１２に入力されると、Ｗカウン
タ１２はそのカウント値が１つ進んで１°°となり、−
数構出回路２１の出力が１１　Ｌ　ＩＩとなる。

ＲＡＭ１０のアドレスは、アドレスセレクタ１１により
Ｒカウンタ１３の出力が選択されるので、“０′′とな
る。

アドレス切換え信号ＡＳがＬ″になると同時に、１クロ
ック信号φ２３がＤ−ＦＦ２３のクロック端子に入力さ
れると、アドレスセレクタ１１がＷカウンタ１２の出力
を選択してそれをＲＡＭ１０に与えるため、ＲＡＭ１０
のアドレスは再びＩＩ　Ｉ　ＩＩとなる。この時までに
キー人力がなければ、チップセレクト信号Ｃ８及び書込
み信号ＷＴがＩＩ　Ｌ　ＩＩとなり、ＲＡＭ１０のアド
レスには何も書込まれない。１クロック信号φ２３の入
力により、Ｄ−ＦＦ２３は一致検出回路２１の出力ＩＩ
　Ｌ　１１を読込んで、ＲＡＭ読出し信号ＲＥＤをＩＩ
　Ｌ　ＩＩとする。この°Ｌ′′により、タイミングジ
ェネレータ８は、次のアドレス切換え信号ＡＳがＨ″と
なる時に、チップセレクト信号Ｃ８も“Ｈ”にする。

この時、アドレスセレクタ１１によりＲカウンタ１３の
出力が選択されてＲＡＭアドレスが′０″となり、ＲＡ
Ｍ１０が読出し状態（リード状態）となっているので、
このＲＡＭｌ０はアドレスＩＩ　ＯＩＩに書込まれたキ
ーコード信号をデータバス４を介してパルスジェネレー
タ６へ出力する。すると、パルスジェネレータ６は所定
のダイヤルパルスを出力端子７を通して電話回線へ出力
する。

ここで、ダイヤルパルスの伝送レートを１０ｐｐＳ　（
１０Ｈｚ）とすると、押下される数字「１」〜「９」１
　「０」のキーに対して「１」キーでは１パルス、「２
」キーでは２パルス、以下同様に「０」キーでは１０パ
ルス出力となる。また、連続的にキーが押下されても、
出力桁間ポーズ時間（インターデジットボーズ）が約８
００ｍ５程度であり、最小出力時間の「１」キーで約９
００ｍ５　（＝０．９秒）、逆に最大出力時間の「０」
キーで約１．８秒の時間が必要となる。キー人力の数字
にもよるが、普通のキー人力であれば、通常１秒以上と
なり、入力されるキー押下の周期に比べ、出力されるダ
イヤルパルスの周期が遅く、ＦＩＦＯメモリとして動作
する。

ダイヤルパルスの最大出力を３２桁（ビット）とすると
、ＲＡＭ１０のアドレス数は３２、Ｗカウンタ１２及び
Ｒカウンタ１３は５ビツトカウンタとなる。また、Ｗカ
ウンタ１２の最上位ビット（以下、ＭＳＢという）の後
縁で″°Ｈパを読込むＤ−ＦＦ２２は、その出力端子Ｑ
からキー人力禁止信号ＷＤＥを出力し、３３ビツト以上
のキー人力に禁止をかける。従って、３２ビツトまで約
１秒でキー人力すると、次式より、３２秒で入力は終り
、出力が平均約４３秒で終了することになる。

（発明が解決しようとする課題）しかしながら、上記構成のＦＩＦＯメモリでは、次のよ
うな課題があった。

従来のＦＩＦＯメモリでは、ダイヤルパルスの最大出力
（例えば、３２ビツト）に応じてその容量が決まるため
、３２ビツト以上の出力を得ることは不可能である。仮
に、３２ビツト以上の出力を得ようとすれば、ＲＡＭ１
０、アドレスセレクタ１１、Ｗカウンタ１２、及びＲカ
ウンタ１３を拡張しなければならない。例えば、６４ビ
ツトで゛は、ＲＡＭ１０の容量を２倍にし、アドレスセ
レクタ１１、Ｗカウンタ１２及びＲカウンタ１３を１ビ
ツト拡張することが必要になる。そのため、このＦＩＦ
Ｏメモリを集績回路（以下、ＩＣという）化する場合に
は、チップ面積が増大する上に、ＩＣの良品、不良品判
定時間の増大等によってＩＣがコスト高になるという問
題があった。

また、３２ビツト以上の出力が必要となるのは、遠距離
電話の場合だけであり、それほど頻繁に使用することは
無い。従って、一般の近距離電話では３２ビツト以下で
十分であり、使用頻度の少い遠距離電話のために、ＲＡ
Ｍ１０等の容量を大きくすることは、コスト高になって
得策ではない。

そこで、３２ビツトまでのメモリ容量として遠距離電話
を使用不可能にするか、あるいはコスト高になるが、メ
モリ容量を増やして６４ビツトまでのダイヤルを可能に
する等の方法をとらざるを得す、不利不便であった。

本発明は前記従来技術が持っていた課題として、メモリ
容量が固定であるため、その容量を越えたデータの書込
みが行えない点、及びメモリ容量を増やすと、チップ面
積が増大すると共にコスト高になる点について解決した
ＦＩＦＯメモリを提供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、ＲＡＭと、前記Ｒ
ＡＭの書込みアドレス指定用の第１のカウンタと、前記
ＲＡＭの読出しアドレス指定用の第２のカウンタと、ア
ドレス切換え信号により前記第１または第２のカウンタ
の出力を選択的に前記ＲＡＭに供給するアドレスセレク
タと、前記第１゜第２のカウンタの出力に基づき前記Ｆ
？１．ＡＭに対する読出し制御用の第１の制御信号及び
書込み制御用の第２の制御信号を生成する制御回路とを
備えたＦＩＦＯメモリにおいて、前記制御回路を次のよ
うに構成したものである。

即ち、前記制御回路は、前記第１と第２のカウンタの出
力の不一致状態を検出する不一致検出回路と、前記不一
致検出回路の出力をそれぞれ入力する第１．第２のオア
ゲート（以下、ＯＲゲートという）と、前記アドレス切
換え信号に同期して前記第１のＯＲゲートの出力を読込
み前記第１の制御信号を出力すると共にその第１の制御
信号を前記第２のＯＲゲートに入力する第１のＤ−ＦＦ
と、前記アドレス切換え信号に同期して前記第２のＯＲ
ゲートの出力を読込み前記第２の制御信号を出力すると
共にその第２の制御信号を前記第１のＯＲゲートに入力
する第２のＤ−ＦＦとで、構成したものである。

（作用）本発明によれば、以上のようにＦ　Ｉ　ＦＯメモリを構
成したので、不一致検出回路は第１と第２のカウンタの
不一致状態を検出し、第１と第２のカウンタの出力が不
一致の期間、第１．第２のＯＲゲートを通して第１．第
２のＤ−ＦＦへ取込み用のデータを供給する。第１．第
２のＤ−ＦＦは、相互に規制し合って、アドレス切換え
信号に同期して第１．第２のＯＲゲートからのデータを
所定のタイミングで読込み、第１．第２の制御信号をそ
れぞれ出力する。これにより、ＲＡＭ容量を越えてデー
タ書込みが行われても、そのデータ書込み中に読出され
たデータ数に対応した数のデータ書込みを実行していき
、エンドレス機能を発揮する。従って前記課題を解決で
きるのである。

（実施例）第１図は本発明の第１の実施例を示すもので、第２図中
のＦＩＦＯメモリの構成ブロック図である。

このＦＩＦＯメモリは、第２図のデータバス４に接続さ
れたＲＡＭ３０を有し、そのＲ，ＡＭ３０のアドレス入
力端子には、例えば出力端子Ａ１〜Ａ５を有するアドレ
スセレクタ３１を介してＲＡＭ書込み指定用のＷカウン
タ（第１のカウンタ）３２の出力端子０１１〜○１５、
及びＲＡＭ読出し指定用のＲカウンタ（第２のカウンタ
）３３の出力端子０２１〜０２５がそれぞれ接続されて
いる。ＲＡＭ３０は、アドレスセレクタ３１の出力で指
定されたアドレスに対してデータの書込み及び読出しを
行うメモリであり、書込み信号ＷＴのＴｈ＋で書込み状
態、ｉｔ　Ｌ　ｕで読出し状態、チップセレクト信号Ｃ
８のパＨ′”でデータ出力がイネーブル状態（可能状態
）、“Ｌ”でデータ出力がデ゛イスエーブル状態となる
。アドレスセレクタ３１は、ＲＡＭ３０の書込みモード
時または読出しモード時において、アドレス切換え信号
ＡＳの“Ｌパにより、Ｗカウンタ３２の出力をＲＡＭ３
０へ伝達し、信号ＡＳの１１８　ＩＩにより、Ｒカウン
タ３３の出力をＲＡＭ３０へ伝達する機能を有している
。Ｗカウンタ３２及びＲカウンタ３３は、第２図の受話
器２から出力されるオンフックリセット信号Ｓ２の“Ｈ
”でリセットされ、クロック信号φ３２．φ３３により
カウントアツプする機能を有している。

このＷカウンタ３２の出力端子０１１〜０１５及び゛Ｒ
カウンタ３３の出力端子０２１〜０２５には、ＲＡＭ３
０の書込み及び読出しを制御するための制御回路４０が
接続されている。制御回路４０は、Ｗカウンタ３２及び
゛Ｒカウンタ３３の出力端子０１１〜０１５，０２１〜
０２５に接続された不一致検出回路４１を有し、その不
一致検出回路４１の出力側には、第１．第２のＯＲゲー
ト４２．４３を介して第１．第２のＤ−ＦＦ４４゜４５
が接続されている。不一致検出回路４１は、Ｗカウンタ
３２の出力とＲカウンタ３３の出力との不一致状態（＝
“Ｈ′°）を検出するもので、両川力の一致状態（＝“
Ｈ′°）を検出する一数枚出回ｆｉ４Ｇ４１ａと、その
回路４１ａの出力を反転するインバータ４１ｂとで構成
されている。第１のＯＲゲート４２は、インバータ４１
ｂの出力と第２のＤ−ＦＦ４５の反転出力端子互との論
理和をとるゲート、第２のＯＲゲート４３は、インバー
タ４１ｂの出力と第１のＤ−ＦＦ４４の反転出力端子回
との論理和をとるゲートである。第１のＤ−ＦＦ４４は
、リセット端子Ｒに入力されるオンフッタリセット信号
Ｓ２の“Ｈ”によりリセットされ、クロック信号φ４４
に同期して第１のＯＲゲート４２の出力をデータ入力端
子りに取込み、反転出力端子互から、第１の制御信号で
あるＲＡＭ読出し禁止信号ＲＤＥを出力する回路である
。まな第２のＤ−ＦＦ４５は、セット端子Ｒに入力され
るオンフッタリセット信号Ｓ２のＩＩ　ＨＩＩによりセ
ットされ、クロック信号φ４５に同期して第２のＯＲゲ
ート４３の出力をデータ入力端子りに取込み、反転出力
端子互から、第２の制御信号であるＲＡＭ書込み禁止信
号ＷＤＥを出力する回路である。

第５図は第１図のアドレスセレクタ３１の構成例を示す
回路図である。

このアドレスセレクタ３１は、１個のインバータ５０と
５個のアンド（以下、ＡＮＤという）−ＯＲゲート５１
〜５５により構成されている。アドレス切換え信号ＡＳ
がＬｌｌの時、インバータ５０で反転されたＨ′°によ
り、ＡＮＤ−ＯＲゲート５１〜５５はＷカウンタ０１１
〜０１５の出力端子０１１〜０１５の信号を選択して出
力端子Ａ１〜Ａ５に出力する。アドレス切換え信号ＡＳ
がＩＩ　ＨＩＩの時、ＡＮＤ−ＯＲゲート５１〜５５は
Ｒカウンタ０２１〜０２５の信号を選択して出力端子Ａ
１〜Ａ５に出力する。

第６図は第１図のＷカウンタ３２の構成例を示す回路図
である。

このＷカウンタ３２は、５個の分周型フリップフロップ
回路（以下、Ｔ−ＦＦという）６１〜６５からなるリッ
プルキャリ方式のアップカウンタであり、クロック信号
φ３２の後縁で動作し、各リセット端子Ｒに入力される
オンフックリセット信号Ｓ２の“Ｈ”で全てのＴ−ＦＦ
６１〜６５にリセットがかがる構成になっている。第１
図のＲカウンタ３３も、この第６図のような回路で構成
されている。

第７図は第１図の不−数枚出回＃１４１の構成例を示す
回路図である。

この不一致検出回路４１のうち、−数枚出回路４１ａは
、５個の排他的論理和ゲート（以下、ＥＯＲゲートとい
う）７１〜７５と、１個の５人カッアゲート（以下、Ｎ
ＯＲゲートという）７６とで構成され、Ｗカウンタ３２
の出力端子０１１〜０１５のコード信号と、Ｒカウンタ
３３の出力端子０２１〜０２５のコード信号が不一致の
時のみ、ＮＯＲゲート７６の出力がＨ″となり、それが
インバータ４１ｂで反転されてＩＩ　Ｌ　ＩＩとなる。

以上のように構成されるＦＩＦＯメモリの（１）基本動
作、（２）１回のキー人力時の動作、（３）連続的なキ
ー人力時の動作、（４）高速キー人力時の動作１、（５
）高速キー人力時の動作２について、以下説明する。

（１）基本動作第２図の受話器２を置いたオンフック状態では、オンフ
ックリセット信号Ｓ２が“Ｈ”で、Ｗカウンタ３２及び
°Ｒカウンタ３３はともにリセットされてその出力コー
ドが０″て′ある。また、第１のＤ−ＦＦ４４はその反
転出力端子互、つまりＲＡＭ　読出し禁止信号ＲＤＥが
“°Ｈ゛°にリセットされてキー人力許可状７３（ＲＡ
Ｍ書込み許可状態）となり、さらに第２のＤ−ＦＦ４５
はその反転出力端子回、つまりＲＡＭ書込み禁止信号Ｗ
ＤＥが“Ｌ′°にセットされてＲＡＭ読出し禁止状態と
なっている。

Ｗカウンタ３２及びＲカウンタ３３の再出力がパ０°°
であるため、不一致検出回路４１の出力が“°Ｌ′°と
なり、それがＯＲゲート４２．４３に出力される。Ｄ−
ＦＦ４５の反転出力端子回がＬ”あるなめ、ＯＲゲート
４２の出力が１１　Ｌ　１１となり、それがＤ−ＦＦ４
４のデータ入力端子りに与えられる。また、Ｄ−ＦＦ４
４の反転出力端子回が”　Ｈ”であるため、ＯＲゲート
４３の出力がＩＩ　ＨＩＩとなり、それがＤ−ＦＦ４５
のデータ入力端子りに与えられる。

アドレス切換え信号ＡＳがパＬ′″の場合、アドレスセ
レクタ３１はＷカウンタ３２の出力をＲＡＭ３０のアド
レス入力へ伝達する。ＲＡＭ３０では、書込み信号ＷＴ
のＩＩ　Ｌ　ＩＩで続出し状態となるが、チップセレク
ト信号Ｃ８が”　Ｌ　”であるため、データ出力がディ
スエーブル状態（ハイ・インピーダンス状態）となって
いる。

次に、第２図の受話器２を取上げたオフフッタ状態では
、オンフックリセット信号Ｓ２がＩＩ　Ｌ　ＩＩとなり
、Ｗカウンタ３２、Ｒカウンタ３３及びＤ−ＦＦ４０の
リセット状態と、Ｄ−ＦＦ４５のセット状態とが解除さ
れるが、それらの各回路の出力は前の状態を保持してい
る。

（２）１回のキー人力時の動作第８図のタイミングチャートを参照しつつ、キー人力が
１回の場合の動作を説明する。

第２図におけるキーボード１のキーが入力されると、キ
ーデコーダ３より、キーのコード信号がデータバス４を
通してＦＩＦＯメモリ５中のＲＡＭ３０のデータ入力端
子に伝達される。この時、チップセレクト信号Ｃ８と書
込み信号ＷＴがＩＩ　ＨＩＩになると、ＲＡＭ３０のア
ドレスＩＩ　Ｏ１＋にキーデコーダ３の出力が書込まれ
る。チップセレクト信号Ｃ８がＩＩ　Ｌ　ＩＩになる時
、１クロック信号φ３２がＷカウンタ３２に入力される
と、Ｗカウンタ３２はカウント値が１つ進んで“１パと
なる。

そのなめ、不一致検出回路４１の出力はＨ”となり、Ｄ
−ＦＦ４４，４５の各データ入力端子がＩＩ　ＨＩＩと
なる。

アドレス切換え信号ＡＳがＩＩ　ＨＩＩとなると、アド
レスセレクタ３１はＲカウンタ３３の出力をＲＡＭ３０
のアドレス入力に伝達する。この時、１クロック信号φ
４５がＤ−ＦＦ４５に入力されると、Ｄ−ＦＦ４５はデ
ータ入力端子りの“Ｈ”を読込み、反転出力端子互より
“ＬパのＲＡＭ書込み禁止信号ＷＤＥを出力するための
、キー人力が受付は状態となる。

アドレス切換え信号ＡＳがＩＩ　Ｌ　ＩＩになると、Ｒ
ＡＭ３０のアドレスはＷカウンタ出力のＩＩ　Ｉ　ＩＩ
に変わる。この時、１クロック信号φ４４がＤ−ＦＦ４
４に入力されると、Ｄ−ＦＦ４４はデータ入力端子りの
“Ｈ１＋を読込んで反転出力端子回よりＩＩ　Ｌ　ＩＩ
のＲＡＭ読出し禁止信号ＲＥＤを出力する。ＲＡＭ読出
し禁止信号ＲＤＥがＩＩ　Ｌ　１１になっても、アドレ
ス切換え信号ＡＳが“Ｌパ（書込みモード）のため、Ｒ
ＡＭ３０は読出し状態とはならない。次に、アドレス切
換え信号ＡＳがＨ゛。

になる時に、１クロック信号φ４５がＤ−ＦＦ４５に入
力されると、Ｄ−ＦＦ４５は“Ｈ”を読込んで、反転出
力端子互より゛Ｌ″のＲＡＭ書込み禁止信号ＷＤＥを出
力する。この際、ＲＡＭ３０のアドレスはＲカウンタ出
力の０“となっている。

ここで、第２図のパルスジェネレータ６が動作終了状態
（ビジー信号ＢＹが″Ｌ″°〉であれば、ＲＡＭ読出し
禁止信号ＲＤＥがＩＩ　Ｌ　ＩＩで、ＲＡＭ３０が読出
しモード（アドレス切換え信号ＡＳが”Ｈ”）となって
いるので、チップセレクト信号ＣＳが’Ｈ”となり、Ｒ
ＡＭ３０はアドレス”Ｏ”に書込まれたコード信号をデ
ータバス４を介してパルスジニレ−タロへ出力する。パ
ルスジェネレータ６は、入力されたコード信号に対応し
たダイヤルパルスを出力端子７へ出力する。この間、パ
ルスジェネレータ６は動作状態（ビジー信号ＢＹか’Ｈ
”）となってＲＡＭ３０の読出し状態に禁止をかける。

さて、チップセレクト信号Ｃ８がＩ　Ｌ　ｌ″となる時
、Ｒカウンタ３３に１クロック信号φ３３が入力される
と、Ｒカウンタ３３の出力はパ０°′から”　］　”と
なり、ＲＡＭアドレスがパ１°°となる。

また、ＲＡＭ３０はデータバス４への出力を停止する。

Ｒカウンタ３３の出力がＩＩ　Ｉ　ＩＩになると、不一
致検出回路４１の出力は”　Ｌ　”となり、各ＯＲゲー
ト４２．４３の出力が１１　Ｌ　！１になる。

アドレス切換え信号ＡＳがＩＩ　Ｌ　１１になる時、１
クロック信号φ４４がＤ−ＦＦ４４に入力されると、Ｄ
−ＦＦ４４はＯＲゲート４２の出力のＩＩ　Ｌ　ＩＩを
読込んで、反転出力端予歪より“Ｈ”のＲＡＭ読出し禁
止信号ＲＤＥを出力する。

以後、キー人力がなければ、クロック信号φ４４、φ４
５が第８図のように入力されるだけで、Ｄ−ＦＦ４４，
４５や、Ｗカウンタ３２及びＲカウンタ３３の状態は保
持される。

（３）連続的なキー人力時の動作連続的にキー人力が行われた場合、入力されたキーに対
応するコード信号がＲＡＭ３０に書込まれ、その都度書
込みアドレスを指示するＷカウンタ３２が１つづつカウ
ントアツプし、パルスジェネレータ６がダイヤルパルス
出力を実行した後、ビジー信号ＢＹが“Ｌ”となり、Ｒ
カウンタ３３で指示されるアドレスのデータをＲＡＭ３
０より続出し、そのコード信号に対応するダイヤルパル
スを出力していく。

また、パルスジ遵ネレータ６がＲＡＭ３０よりデータを
書込む毎に、Ｒカウンタ３３は１つづつカウントアツプ
し、Ｗカウンタ３２の内容とＲカウンタ３３の内容とが
一致するまで、前記の動作か繰返される。

（４）高速キー人力時の動作１キー人力が高速（例えば、１秒や０．５秒程度）で行わ
れた場合、ダイヤルパルスが１０ｐｐｓでは、何ビット
まで入力できるかを求めてみる。

ダイヤルパルスはキー人力が数字「１」の時に最短の約
０．９秒、数字「０」の時に最長の約１．８秒である。

キー人力の局番にもよるが、平均値は約１．３秒程度と
なる。

例えば、ＲＡＭ容量が３２ビツト、Ｗカウンタ３２とＲ
カウンタ３３が５ビツトカウンタの場合、入力するキー
の周期が１秒の時のタイミングチャートを第９図に、入
力するキーの周期が０．５秒の時のタイミングチャート
を第１０図にそれぞれ示す。

第９図において、キー人力が１秒（Ｉ　Ｈｚ　＞の時に
はキー人力が１２３ビツト（Ｗカウンタ３２は１２２）
まで入力可能である。実際には、５ビツトカウンタのた
め、３回巡回し、カウント値としては”　２６　”であ
る。この間、ダイヤルパルス出力も９１ビツト（Ｒカウ
ンタ３３は”９０”）まで出力されている。実際には、
５ビツトカウンタのため、２回巡回し、カウンタ値とし
ては”　２６　”となる。Ｗカウンタ３２のカラントイ
直＋１２７　ＩＩの状態で、ＲＡＭ３０に新しいデータ
を書込むと、次に、Ｒカウンタ値”２７’”でＲＡＭ３
０よりデータを読出してダイヤルパルスを出力するので
、誤動作を起こしてしまう。従って、キー人力に禁止を
かけ、またＲＡＭ３０への書込みに禁止をかける必要が
ある。この詳細な説明は後述するが、一応、キー人力を
１秒で実行した場合には、約１２３ビツトのキー人力が
可能であることがわかる。

第１０図に示すように、キー人力がさらに速く、０．５
秒（２Ｈｚ＞の時には、５１ビツト（Ｗカウンタ３２は
”５０”）まで入力可能である。実際には、５ビツトカ
ウンタであるため、１回巡回し、カウント値としては“
’１８”である。この間、ダイヤルパルスも１９ビツト
（Ｒカウンタ３３は′“１８”）まで出力されている。

この状態で、Ｗカウンタ値”　１８　”に新しいデータ
を書込むと、次に、Ｒカウンタ値“１８パよりデータを
読出してダイヤルパルスを出力するので、誤動作を起こ
してしまう。従って、キー人力に禁止をかけ、またＲＡ
Ｍ３０への書込みに禁止をかける必要がある。この詳細
な説明は後述するが、一応、キー人力を０．５秒で実行
した場合、約５１ビツトのキー人力が可能である。

（５）高速キー人力時の動作２キー人力（ＲＡＭ書込み）が高速（例えば０．５秒）で
実行され、ダイヤルパルス（ＲＡＭ読出し）が低速（例
えば、１．３５秒）で実行された時、ＲＡＭ容量が３２
ビツト、Ｗカウンタ３２とＲカウンタ３３が５ビツトの
場合にはＲＡＭ３０の書込みに誤動作を起こすため、Ｒ
ＡＭ３０の書込みに禁止がかかる。この禁止動作を第１
１図のタイミングチャートをもとに説明する。

Ｗカウンタ３２はカウント値”１７’″　（−巡して見
掛上は“”４９”）、Ｒカウンタ３３はカウント値“１
８°°　（見掛上も”１８”）になっているとする。こ
の状態では、不一致検出回路４１の出力は、Ｗカウンタ
３２とＲカウンタ３３の出カイ直が異なるので、ＩＩ　
Ｈ１１である。Ｄ−ＦＦ４４からは“Ｌ”のＲＡＭ読出
し禁止信号ＲＤＥが出力されると共に、Ｄ−ＦＦ４５か
らは１１　Ｌ　ＩＩのＲＡＭ書込み禁止信号ＷＤＥが出
力されている。アドレス切換え信号ＡｓがＬ′″　（書
込みモード）であると、ＲＡＭアドレスは“’１７”（
’“４９”）となり、この時、キー人力があると、キー
デコーダ３よりデータバス４を通してキー人力に対応し
たコード信号がＲＡＭ３０に伝達される。書込み信号Ｗ
Ｔが”Ｈ”、チップセレクト信号ＣＳがＨ”になると、
ＲＡＭ３０はデータバス４上のコード信号をアドレス″
゛１７′′（４９”）に書込む。

そして、チップセレクト信号Ｃ８がＬ′°になる時、１
クロック信号φ３２がＷカウンタ３２に入力されると、
Ｗカウンタ３２はカラントイ直が”１８”（見掛上は”
５０”）となり、不一致検出回路４１の出力が“Ｌ”と
なる。

アドレス切換え信号ＡＳが”Ｈ”　　（読出し動作）に
なると、ＲＡＭアドレスはＲカウンタ出力の′″１８１
８パ。この時、１クロック信号φ４５がＤ−ＦＦ４５に
入力されると、Ｄ−ＦＦ４５はＩＩ　Ｌ　ＩＩを読込み
、ＩＩ　ＨＩＩのＲＡＭ書込み禁止信号ＷＤＥを出力す
る。また、書込み信号ＷＴが“Ｌｕになる。この時、パ
ルスジェネレータ６がダイヤルパルス出力中（ビジー信
号ＢＹが“’Ｈ”）であると、ＲＡＭｇ３４出し禁止信
号ＲＤＥが“Ｌ”でも、チップセレクト信号Ｃ８がＩＩ
　ＨＩＩとはならず、ＲＡＭ３０はデータバス４にデー
タを出力しない（ディスエーブル状態）。

アドレス切換え信号ＡＳが“’Ｌ”　　（書込みモード
）となる時、１クロック信号φ４４がＤ−ＦＦ４４に入
力されると、Ｄ−ＦＦ４４はＨ′°を読込み、“Ｌ”の
ＲＡＭ読出し禁止信号ＲＤＥを出力する。

以下、パルスジェネレータ６がダイヤルパルス出力終了
（ビジー信号ＢＹが”Ｏ”）まで、同じ動作を繰返す。

また、この間はＲＡＭ書込み禁止信号ＷＤＥが１１　Ｈ
ＩＩのため、キー人力や、ＲＡＭ書込みに禁止がかかる
。即ち、書込み信号ＷＴがＩＩ　ＦＩ　ＩＩにならない
。

パルスジェネレータ６のダイヤルパルス出力が終了する
と、ビジー信号ＢＹが“Ｌ”となり、アドレス切換え信
号ＡＳが“Ｈ′°（読出しモード）になる。この時、チ
ップセレクト信号ｃｓもＩｔ　ＨＩＩになる。ＲＡＭア
ドレスはＲカウンタ出力のパ１８°゛であり、そのアド
レス“１８′°に書込まれたデータがデータバス４へ出
力される。パルスジェネレータ６がデータバス４上の信
号を読込むと、再びビジー信号ＢＹが“Ｈ”となって次
の読出しモード（アドレス切換え信号ＡＳが”Ｈ”）か
ら、ＲＡＭ３０の読出しに禁止をかける。

チップセレクト信号Ｃ８がＩｔ　Ｌ　ＩＩになる時、１
クロック信号φ３３がＲカウンタ３３に入力されると、
Ｒカウンタ３３のカウント値が“１９°″となり、不一
致検出回路４１−の出力はＨ”となる。

アドレス切換え信号ＡＳが“”Ｌ”　　（書込みモード
）になる時、１クロック信号φ４４がＤ−ＦＦ４４に入
力されると、Ｄ−ＦＦ４０はＩＩ　ＨＩＩを読込んでＬ
′°のＲＡＭ読出し禁止信号ＲＤＥを出力する。

アドレス切換え信号ＡＳがＩＩ　Ｌ　ＩＩの書込みモー
ドでは、Ｗカウンタ３３の値”１８’Ｉ見掛上は“５０
°°）がＲＡＭアドレスに伝達されるが、ＲＡＭ書込み
禁止信号ＷＤＥがＩＩ　ＨＩＩのため、キー人力や、Ｒ
ＡＭ３０へのデータ書込みに禁止がかかっている。アド
レス切換え信号ＡＳがＨ”になる読出しモード時に、１
クロック信号φ４５がＤ−ＦＦ４５に入力されると、Ｄ
−ＦＦ４．５は′“Ｈ′″を読込んで１１　ＬＩＩのＲ
ＡＭ書込み禁止信号ＷＤＥを出力する。これにより、キ
ー人力禁止や、ＲＡＭ３０へのデータ書込み禁止が解除
される。

以後、キー人力が無ければ、Ｗカウンタ３２とＲカウン
タ３３の内容が一致するまで（キー人力された５１ビツ
ト全てが一致するまで）、ＲＡＭ３０よりデータがパル
スジェネレータ６へ読出されてダイヤルパルスが出力さ
れる。

以上のように、この第１の実施例では、次のような利点
を有している。

従来の第３図の回路に、インバータ４１ｂとＯＲゲート
４２．４３のみを追加することにより、ＲＡＭ容量を越
えてデータ書込みが行われても、データ書込み中に、読
出されたデータ数分、再書込みが誤動作無く実行できる
エンドレス機能付きのＦＩＦＯメモリを提供できる。そ
のため、ＩＣチップ而面の増加とコスト高を招くことな
く、見掛上のメモリ容量を増加できる。従って、本実施
例を例えば電話用ＩＣに使用すると、メモリ容量を増や
すことなく、使用頻度の少い、局番の長い、長距離電話
も使用可能であり、また使用頻度の多い、局番の少ない
、短距離電話では、無駄なくメモリが使用できるので、
メモリの有効利用が図れる。

第１２図は、本発明の第２の実施例を示すＦＩＦＯメモ
リの構成ブロック図であり、第１図中の要素と同一の要
素には同一の符号が付されている。

このＦＩＦＯメモリでは、第１図のクロック信号φ４４
．φ４５を省略し、アドレス切換え信号ＡＳを用いて第
１．第２のＤ−ＦＦ４４，４５に対するクロック動作を
行っている。この際、第１のＤ−ＦＦ４４は第１図のＤ
−ＦＦと同様にクロックの後縁で動作するが、第２のＤ
−ＦＦ４５では、クロックにアドレス切換え信号ＡＳを
用いているため、第１図のＤ−ＦＦと異なり、クロック
の前縁で動作する回路構成にする必要がある。

このＦＩＦ○メモリでは、第８図に対応する第１３図の
タイミングチャート、及び第１１図に対応する第１４図
のタイミングチャートに示すように、第１図のＦＩＦＯ
メモリと同様の動作を行う。

そのため、第１の実施例と同様の利点を有するばかりか
、クロック信号φ４４．φ４５の省略により、信号系が
簡単になる。

第１，５図は、第１．第２の実施例のＦＩＦ○メモリに
接続された第２図のパルスジェネレータ８における要部
の構成例を示す回路図である。

このパルスジェネレータは、アドレス切換え信号Ａｓと
、それに同期して“Ｈ”でＲＡＭ書込み可能状態となる
ＲＡＭイネーブル信号ＥＮとを生成する回路の他に、イ
ンバータ８０．８１．８２゜８３、Ｄ−ＦＦ８４，８５
，８６、ＡＮＤゲート８７．８８，８９、及びＯＲゲー
ト９０からなる回路を備えている。

このパルスジェネレータの動作を第１６図を参照しつつ
説明する。なお、第１６図はアドレス切換え信号ＡＳと
ＲＡＭイネーブル信号ＥＮのタイミングチャートである
。

キー人力されると、第２図のキーデコーダ３の出力が゛
Ｈパとなり、Ｄ−ＦＦ８５，８６により、アドレス切換
え信号ＡＳの前縁で微分される。この微分信号と、アド
レス切換え信号ＡｓのＩＩ　Ｌ　ＩＩがインバータ８２
で反転された“Ｈ”と、ＲＡＭ書込み禁止信号ＷＤＥが
インバータ８３で反転された信号とから、ＡＮＤゲート
８８によって読込み信号ＷＴを生成する。この読込み信
号ＷＴは、ＯＲゲート９０を通してＲＡＭイネーブル信
号ＥＮと共にＡＮＤゲート８つに入力され、そのＡＮＤ
ゲート８つによってチップセレクト信号Ｃ８となる。Ｒ
ＡＭイネーブル信号ＥＮは、ＲＡＭ３０のアドレス切換
えの前後で、チップセレクト信号Ｃ８をｏ　Ｌ　＋＋に
することにより、ＲＡＭ３０のアドレス不定による誤動
作を回避する機能を有している。

ＲＡ　Ｍ　Ｈ’ｒ”を出しでは、第２図のパルスジェネ
レータ６のビジー信号ＢＹが（（ＬＩ＋の時、それがイ
ンバータ８０でＨ”に反転されてＤ　−Ｆ　Ｆ　８４を
リセットするのて′、そのＤ−ＦＦ８４の反転出力端子
互が“Ｈ″となる。ＲＡＭ読出し禁止信号ＲＤＥの”　
Ｈ”は、インバータ８１により反転されて゛Ｌ″となる
。Ｄ−ＦＦ８４の出力“Ｈパと、アドレス切換え信号Ａ
Ｓと、インバータ８１の出力“Ｌ”とにより、ＡＮＤゲ
ート８７の出力がＬ”となり、ＯＲゲート９０及びＡＮ
Ｄゲート８９を通してチップセレクト信号Ｃ８が“Ｌ”
″となる。

ＲＡＭ　読出し禁止信号ＲＤＥがアドレス切換え信号Ａ
Ｓの後縁で“Ｌ”になると、次にアドレス切換え信号Ａ
Ｓが゛°Ｈパの区間、ＡＮＤゲート８７の出力が’　Ｈ
”となる。このＨ”がＯＲゲート９０を通してＲＡＭイ
ネーブル信号ＥＮと共にＡＮＤゲート８９に入力され、
そのＡＮＤゲート８９からチップセレクト信号Ｃ８が出
力される。

チップセレクト信号Ｃ８が“Ｉ−（”の時に、第２図の
パルスジェネレータ６はＲＡＭ３０よりデータを読込ん
で、ビジー信号ＢＹがＬＩ　Ｈ＋＋となり、ＤＦＦ８４
のリセッＩ・か解除される。

アドレス切換え信号ＡＳかＬ′°になる時、ＲＡＭ読出
し禁止信号ＲＤＥが“Ｈ”となり、それがインバータ８
１で反転されてＡ　Ｎ　Ｄケート８７の出力が°Ｌ′°
となるが、同時にＤ−ＦＦ８４はアドレス切換え信号Ａ
Ｓの後縁で“Ｈ”を読込み、反転出力端子亘より“Ｌ”
を出力するので、この”　Ｌ　”によってもチップセレ
クト信号Ｃ８に禁止がかかる。従って、第２図のパルス
ジェネレータ６が動作中（ビジー信号ＢＹが”Ｈ”）で
も、ＲＡＭ読出し禁止状態でも、ＲＡＭ３０は読出し状
態とはならない。

なお、本発明は図示の実施例に限定されず、第１図及び
第１２図のアドレスセレクタ３１、Ｗカウンタ３２とＲ
カウンタ３３、不一致検出回路４１、及び第２図のタイ
ミングジェネレータ８をそれぞれ第５図、第６図、第７
図及び第１５図以外の回路で構成したり、あるいはＦＩ
ＦＯメモリを電話器以外の装置に使用する等、種々の変
形が可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、最終メモ
リアドレスの第２のメモリアドレスが再び選択されるエ
ンドレス構成にしたので、ＲＡＭ容量を越えてデータ書
込みが行われても、データ書込み中に、読出されたデー
タ数分、再書込みが誤動作なく、的確に行える。従って
ＩＣチップ面積やコストを増加させることなく、見掛上
のメモリ容量を増やせる効果かある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＦ丁ＦＯメモリの
構成ブロック図、第２図は従来のＦＩＦＯメモリを有す
る電話器の構成図、第３図は第２図のＦＩＦＯメモリの
構成ブロック図、第４図は第２図及び第３図のタイミン
グチャート、第５図は第１図のアドレスセレクタの回路
図、第６図は第１図のＷカウンタの回路図、第７図は第
１図の不一致検出回路の回路図、第８図は第１図のタイ
ミングチャート、第９図及び第１０図は第１図のキー人
力時のタイミングチャート、第１１図は第１図のＲＡＭ
書込み禁止のタイミングチャート、第１２図は本発明の
第１の実施例を示すＦＩＦＯメモリの構成ブロック図、
第１３図は第１２図のタイミングチャート、第１４図は
第１２図のＲＡＭ書込み禁止のタイミングチャート、第
１５図は第１図及び第１２図のＦＩＦＯメモリに接続さ
れたタイミングジエイ・レークの要部回路図、第１６図
は第１５図のＡＳとＥＮのタイミングチャ−ドである。

Claims

【特許請求の範囲】　ランダム・アクセス・メモリと、前記ランダム・アク
セス・メモリの書込みアドレスを指定する第１のカウン
タと、前記ランダム・アクセス・メモリの読出しアドレ
スを指定する第２のカウンタと、前記ランダム・アクセ
ス・メモリに対する書込みモード時または読出しモード
時においてアドレス切換え信号により前記第１または第
２のカウンタの出力を選択的に前記ランダム・アクセス
・メモリへ供給するアドレスセレクタと、前記第１およ
び第２のカウンタの出力に基づき前記ランダム・アクセ
ス・メモリに対する読出し制御用の第１の制御信号及び
書込み制御用の第２の制御信号を生成する制御回路とを
備えたファーストインファーストアウトメモリにおいて
、前記制御回路は、前記第１と第２のカウンタの出力の不一致状態を検出す
る不一致検出回路と、前記不一致検出回路の出力をそれぞれ入力する第１、第
２のオアゲートと、前記アドレス切換え信号に同期して前記第１のオアゲー
トの出力を読込み前記第１の制御信号を出力すると共に
その第１の制御信号を前記第２のオアゲートに入力する
第１のデータ・フリップフロップ回路と、前記アドレス切換え信号に同期して前記第２のオアゲー
トの出力を読込み前記第２の制御信号を出力すると共に
その第２の制御信号を前記第１のオアゲートに入力する
第２のデータ・フリップフロップ回路とで、構成したことを特徴とするファーストイン・ファースト
アウトメモリ。