JPH027473A - Conductivity modulation type mosfet - Google Patents

Conductivity modulation type mosfet

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JPH027473A
JPH027473A JP63156874A JP15687488A JPH027473A JP H027473 A JPH027473 A JP H027473A JP 63156874 A JP63156874 A JP 63156874A JP 15687488 A JP15687488 A JP 15687488A JP H027473 A JPH027473 A JP H027473A
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好広 山口
Akio Nakagawa
明夫 中川
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    • H10D12/411Insulated-gate bipolar transistors [IGBT]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142Anode regions of thyristors or collector regions of gated bipolar-mode devices

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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、ドレイン、ソースおよびゲートが半導体ウェ
ハの一方の面に形成された横型の導電変調型MOSFE
、Tに関する。
Detailed Description of the Invention [Object of the Invention] (Industrial Application Field) The present invention relates to a horizontal conductivity modulation type MOSFET in which a drain, a source, and a gate are formed on one side of a semiconductor wafer.
, regarding T.

(従来の技術) 第3図は、従来の横型の導電変調型 MOSFETの要部構造を示す。半導体ウェハは。(Conventional technology) Figure 3 shows a conventional horizontal conductive modulation type The main structure of MOSFET is shown. semiconductor wafers.

p生型シリコン基板1にp−型層2をエピタキシャル成
長させたものを用いている。この半導体ウェハの表面に
第1ベース層としてp型ベース層7が形成され、その表
面部に選択的にn十型ソース層9が形成されている。ま
たp型ベース層7に隣接して第2ベース層として、n−
型高抵抗ベース層(ドリフト層)4とn型低抵抗ベース
層(バ・ソファ層)3が形成されている。n型層(、、
ファ層3の表面には選択的にp十型ドレイン層が形成さ
れている。n十型ソース9とn−型ドリフト層4で挟ま
れた領域の半導体ウエノ)表面にはゲート絶縁膜5を介
してゲート電極6が形成されている。
A p-type silicon substrate 1 on which a p-type layer 2 is epitaxially grown is used. A p-type base layer 7 is formed as a first base layer on the surface of this semiconductor wafer, and an n+-type source layer 9 is selectively formed on the surface portion. Also, adjacent to the p-type base layer 7, an n-
A type high resistance base layer (drift layer) 4 and an n type low resistance base layer (base layer) 3 are formed. n-type layer (,,
A p-type drain layer is selectively formed on the surface of the phase layer 3. A gate electrode 6 is formed on the surface of the semiconductor wafer in a region sandwiched between the n-type source 9 and the n--type drift layer 4 with a gate insulating film 5 interposed therebetween.

ソース電極10はソース層9とp型ベース層7に同時に
コンタクトするように配設され、ドレイン電極11はp
中型ドレイン層8にコンタクトさせている。
The source electrode 10 is arranged so as to contact the source layer 9 and the p-type base layer 7 at the same time, and the drain electrode 11 is arranged so as to contact the source layer 9 and the p-type base layer 7 at the same time.
It is in contact with the medium-sized drain layer 8.

この導電変調型MO3FETにおいて、ゲート電極6に
ソース電極10に対して正のバイアスを印加すると、ゲ
ート電極6下のp型ベース層7およびp″″型層2の表
面が反転してソース層7からn−型ドリフト層4に電子
が注入される。この電子電流がn型バッファ層3を介し
ドレイン層8に入ると、そのpn接合が順バイアスされ
る結果。
In this conductivity modulation type MO3FET, when a positive bias is applied to the gate electrode 6 with respect to the source electrode 10, the surfaces of the p-type base layer 7 and the p'''' type layer 2 under the gate electrode 6 are reversed, and the source layer 7 Electrons are injected into the n-type drift layer 4 from there. When this electron current enters the drain layer 8 via the n-type buffer layer 3, the pn junction is forward biased.

ドレイン層8から正孔がn型バッファ層3を介してn−
)Mドリフト層4に注入される。こうしてn−型ドリフ
ト層4内に電子および正孔が蓄積されて導電変調が起こ
る。この導電変調の効果により、n−型ドリフト層4を
高抵抗として高耐圧化を図った場合にもオン時には実質
的にその抵抗を十分小さくでき、低いオン電圧を得るこ
とができる。ゲート電極6をソース電極10に対して負
または零にバイアスすることにより、チャネルの反転層
が消失してターンオフする。
Holes from the drain layer 8 pass through the n-type buffer layer 3 to become n-
) is injected into the M drift layer 4. In this way, electrons and holes are accumulated in the n-type drift layer 4, causing conductivity modulation. Due to the effect of this conductivity modulation, even if the n-type drift layer 4 is made to have a high resistance to achieve a high breakdown voltage, the resistance can be made substantially sufficiently small when it is on, and a low on-voltage can be obtained. By biasing the gate electrode 6 negative or zero with respect to the source electrode 10, the inversion layer of the channel disappears and is turned off.

この様な横型の導電変調型MOSFETにおいて、ター
ンオフ時のスイ・ソチング速度を速くするためには、n
−型ドリフト層4に蓄積したキャリアを速やかに掃出す
ことが必要である。n−型ドリフト層4内の電子が速や
かにドレイン層8側に抜けないと、p中型ドレイン層8
−n型層く・ソファ層3およびn″″型ドリフト層4−
p型ベース層7からなるpnp トランジスタが動作し
、大きいテール電流が流れる。ターンオフ動作を速くす
る一つの方法は、n−型ドリフト層4でのキャリア寿命
を小さくすることである。しかしこの方法は。
In such a lateral conductivity modulation type MOSFET, in order to increase the switching speed at turn-off, n
It is necessary to quickly sweep out the carriers accumulated in the - type drift layer 4. If the electrons in the n-type drift layer 4 do not quickly escape to the drain layer 8 side, the p-medium type drain layer 8
-N-type layer sofa layer 3 and n'''' type drift layer 4-
The pnp transistor consisting of the p-type base layer 7 operates, and a large tail current flows. One way to speed up the turn-off operation is to shorten the carrier lifetime in the n-type drift layer 4. But this method.

ターンオフ特性を改善する反面、素子のオン電圧の上昇
をもたらす、という難点がある。
Although this improves the turn-off characteristics, it has the drawback of increasing the on-voltage of the device.

この様な問題を解決するため、p中型ドレイン層8の中
央部にp十型層を設けず、ここにn十型層を設けて所謂
アノード・ショート構造とすることが提案されている(
例えば、IEDM85゜pp74G−743)。しかし
ながら、アノード・ショート構造とした場合には、ター
ンオン時、ソース側から供給される電子電流がドレイン
電極に短絡されるため、ドレインのpn接合を順バイア
ス状態にして導電変調を起こすためには2 p十型ドレ
イン層の下のn−型層の横方向抵抗を大きくすることが
必要になる。この横方向抵抗を大きくする方法には、■
短絡部までのp十型ドレイン層の幅を大きくする。■n
−型ベース層の不純物濃度を下げる。■p+型ドリドレ
イン層下−型ベース層の厚みを小さくする1等が考えら
れる。しかし、■の方法は、素子面積を大きくする原因
となる。また■、■の方法は、素子の耐圧を十分なもの
とするトで制限がある。
In order to solve this problem, it has been proposed to provide a so-called anode short structure by not providing a p-type layer in the center of the p-medium drain layer 8, but instead providing an n-type layer here.
For example, IEDM85°pp74G-743). However, in the case of an anode short structure, the electron current supplied from the source side is short-circuited to the drain electrode at turn-on, so in order to put the pn junction of the drain in a forward bias state and cause conduction modulation, it is necessary to It is necessary to increase the lateral resistance of the n-type layer below the p-type drain layer. To increase this lateral resistance, ■
Increase the width of the p-type drain layer up to the short circuit. ■n
-Reducing the impurity concentration of the mold base layer. (2) A possible solution is to reduce the thickness of the base layer under the p+ type doridrain layer. However, method (2) causes an increase in the device area. Furthermore, methods (1) and (2) have limitations in ensuring that the element has sufficient breakdown voltage.

また、導電変調型MOSFETをモータ駆動用のインバ
ータ回路等に用いる場合、第4図に示すように逆;1列
にダイオードを接続することが一般に行われる。これは
、モータのインダクタンス成分に蓄積されるエネルギー
を回生ずるためである。
Further, when a conductivity modulation type MOSFET is used in an inverter circuit for driving a motor, etc., diodes are generally connected in a reverse row as shown in FIG. This is to regenerate the energy stored in the inductance component of the motor.

しかし、この様にダイオードを接続しなければならない
ことは、装置の大型化、コスト高の原因となる。
However, having to connect diodes in this way causes the device to become larger and cost to increase.

(発明が解決しようとする課題) 以上のように従来の横型の導電変調型 MO3FETは、ターンオフ特性とオン特性がトレード
オフの関係にあり、特にモータ駆動用インバータ回路等
に適用した場合には別途ダイオードの付加を必要する等
、小型で且つ高耐圧のものを得ることが難しいという問
題があった。
(Problems to be Solved by the Invention) As described above, the conventional horizontal conduction modulation type MO3FET has a trade-off relationship between turn-off characteristics and on-characteristics, and especially when applied to motor drive inverter circuits, etc. There is a problem in that it is difficult to obtain a compact and high-voltage device because it requires the addition of a diode.

本発明は、この様な問題を解決した横型の導電変調型M
O5FETを提供することを目的とする。
The present invention is a horizontal conductive modulation type M that solves these problems.
The purpose is to provide O5FET.

[発明の構成] (課題を解決するための手段) 本発明は、横型の導電変調型MO3FETにおいて、ド
レイン層に複数の開口を設け、この開口を介してドレイ
ン電極を第2ベース層にコンタクトさせたことを特徴と
する。
[Structure of the Invention] (Means for Solving the Problems) The present invention provides a horizontal conductivity modulation type MO3FET in which a plurality of openings are provided in the drain layer, and the drain electrode is brought into contact with the second base layer through the openings. It is characterized by:

(作用) この様な構成とすれば、アノード・ショート構造となり
、ターンオフ時、第2ベース層に蓄積したキャリアを直
接ドレイン電極に排出することができる。従ってベース
層内のキャリア寿命を小さくすることなく、換言すれば
オン電圧を高くすることなく、高速のターンオフが可能
となる。更にドレイン層に設けた開口部ではドレイン電
極が第2ベース層に直接コンタクトしているため、ドレ
イン・ソース間に等価的に逆並列ダイオードが入ったこ
とになり、モータ駆動用インバータなどに適用した場合
にも別途ダイオードを用意する必要がなくなる。そして
特に本発明では、短絡部が複数個に分散されて形成され
るため、ターンオン時、p十型ドレイン層下を通って短
絡部のドレイン電極に流れる電子電流が密度の高いもの
となり。
(Function) With such a structure, an anode short structure is obtained, and carriers accumulated in the second base layer can be directly discharged to the drain electrode at turn-off. Therefore, high-speed turn-off is possible without reducing the lifetime of carriers in the base layer, in other words, without increasing the on-voltage. Furthermore, since the drain electrode is in direct contact with the second base layer in the opening provided in the drain layer, an anti-parallel diode is equivalently inserted between the drain and source, making it suitable for applications such as motor drive inverters. In this case, there is no need to prepare a separate diode. In particular, in the present invention, since the short-circuit portion is formed in a plurality of dispersed portions, the electron current flowing under the p-type drain layer to the drain electrode of the short-circuit portion at turn-on becomes high-density.

この電流密度の向上によってp十型ドレイン層下の横方
向抵抗を大きくしたと等価の効果、即ち容易にドレイン
側のpn接合を順バイアスするに必要な横方向電位差を
得ることが可能になる。従って、高耐圧で小型、且つオ
ン電圧の低い素子が得られる。
This improvement in current density makes it possible to obtain an effect equivalent to increasing the lateral resistance under the p-type drain layer, that is, to easily obtain the lateral potential difference necessary to forward bias the pn junction on the drain side. Therefore, a device with high breakdown voltage, small size, and low on-state voltage can be obtained.

(実施例) 以下2本発明の詳細な説明する。(Example) Two aspects of the present invention will be described in detail below.

第1図(a)(b)は、一実施例の導電変調型MO3F
ETの要部構造を示す平面図とそのA−A″断面図であ
る。従来例である第3図と対応する部分には第3図と同
一符号を付して詳細な説明は省略する。この実施例では
、ドレイン電極11下のドレイン層8に複数の開口部1
2が設けられ、ここでn型バッファ層3は半導体ウェハ
表面に露出してドレイン電極11と直接コンタクトして
いる。開口部12には、ドレイン電極11とn型バッフ
ァ層3間で低抵抗オーミック・コンタクトをとるために
、高不純物濃度のn上型層13が拡散形成されている。
FIGS. 1(a) and 1(b) show an example of conductivity modulation type MO3F.
3 is a plan view showing the main structure of the ET and a sectional view taken along line A-A" thereof. Portions corresponding to those in FIG. 3, which is a conventional example, are given the same reference numerals as in FIG. 3, and detailed explanation thereof will be omitted. In this embodiment, a plurality of openings 1 are formed in the drain layer 8 below the drain electrode 11.
2, in which the n-type buffer layer 3 is exposed on the surface of the semiconductor wafer and is in direct contact with the drain electrode 11. In the opening 12, an n-type layer 13 having a high impurity concentration is diffused and formed in order to establish a low resistance ohmic contact between the drain electrode 11 and the n-type buffer layer 3.

この導電変調型MOSFETの基本動作は従来のものと
変わらない。ターンオンは、ゲート電極6にソース電極
10に対して正バイアスを与え。
The basic operation of this conductivity modulation type MOSFET is the same as the conventional one. Turn-on applies a positive bias to the gate electrode 6 with respect to the source electrode 10.

ソース層10から電子をn−型ドリフト層を介してn型
バッファ層3に注入することにより行われる。このとき
電子電流はn型バッファ層3内に横方向電位差をもたら
し、これがpn接合を順バイアスする値になると、p型
ドレイン層8からn型バッファ層3に正孔が注入される
。なおこの素子では、ショート部が複数個に分散配置さ
れているから、n型バッファ層3を横方向に流れる電子
電流は各ショート部近傍で密度の高いものとなり。
This is performed by injecting electrons from the source layer 10 into the n-type buffer layer 3 via the n-type drift layer. At this time, the electron current causes a lateral potential difference in the n-type buffer layer 3, and when this reaches a value that forward biases the p-n junction, holes are injected from the p-type drain layer 8 into the n-type buffer layer 3. In this device, since the short portions are distributed in a plurality of pieces, the electron current flowing laterally through the n-type buffer layer 3 has a high density near each short portion.

この結果効果的に大きい横方向電位差が得られる。This effectively results in a large lateral potential difference.

これにより、n−型ドリフト層4で導電変調が起こって
低いオン電圧が得られる。ターンオフ動作は、ゲート電
極6に負バイアスまたは零バイアスを与えることにより
行われる。これにより、ゲート電極6下のチャネルが消
失してソース層9からの電子注入がなくなり、やがてオ
フに至る。このターンオフに際し、n−型ドリフト層4
内の蓄積キャリアのうち正孔は、p″″型層2およびp
型ベース層7を通ってソース電極10に排出され。
As a result, conductivity modulation occurs in the n-type drift layer 4, resulting in a low on-voltage. The turn-off operation is performed by applying a negative bias or zero bias to the gate electrode 6. As a result, the channel under the gate electrode 6 disappears, electron injection from the source layer 9 disappears, and the device eventually turns off. During this turn-off, the n-type drift layer 4
Among the accumulated carriers in the p'' type layer 2 and p
It is discharged through the mold base layer 7 to the source electrode 10.

また電子はp型ドレイン層8に設けた開口12を介して
ドレイン電極11に排出される。
Further, electrons are discharged to the drain electrode 11 through the opening 12 provided in the p-type drain layer 8.

こうしてこの実施例によれば、アノード・ショート構造
の採用により、蓄積電子の掃出しが速やかに行われ、高
速のターンオフ動作が行われる。また、ショート部を複
数個に分散させることにより、素子を大きくすることな
く、また高耐圧特性を損うことなく、オン特性を改善す
ることができる。キャリア寿命を短くすることなく高速
のターンオフが可能であるから、低いオン電圧特性を維
持することができる。また開口部12でn型バッファ層
3はドレイン電極11と接続されているから、ソース電
極10とドレイン電極11間に。
Thus, according to this embodiment, by employing the anode short structure, accumulated electrons are quickly swept away, and a high-speed turn-off operation is performed. In addition, by distributing the short-circuit portions into a plurality of pieces, the on-characteristics can be improved without increasing the size of the device and without impairing the high breakdown voltage characteristics. Since high-speed turn-off is possible without shortening carrier life, low on-voltage characteristics can be maintained. Furthermore, since the n-type buffer layer 3 is connected to the drain electrode 11 through the opening 12, the n-type buffer layer 3 is connected to the drain electrode 11 between the source electrode 10 and the drain electrode 11.

p型ベース層7およびp−型層2−Q−型ドリフト層4
.n型バッファ層3およびn上型層13からなるpn接
合ダイオードが構成されている。このダイオードは等価
的に第4図に示すように素子に逆並列に入る。従ってこ
の実施例によれば、この素子をモータ駆動用のインバー
タ回路等に適用した場合にも外部にダイオードを接続す
る必要がない。更にこの実施例の構造では、短絡部のn
+型層13とp+型ドレイン層8は一部オーバラツプさ
せており、この部分に着目すると、9層13−1層8−
n層3.4−p層7のpnpnサイリスタとなり、これ
がソース、ドレイン間に入ることになる。従ってこれが
ラッチアップすれば。
p-type base layer 7 and p-type layer 2-Q-type drift layer 4
.. A pn junction diode is constituted by an n-type buffer layer 3 and an n-type upper layer 13. This diode is equivalently placed anti-parallel to the device as shown in FIG. Therefore, according to this embodiment, even when this element is applied to an inverter circuit for driving a motor, there is no need to connect a diode externally. Furthermore, in the structure of this embodiment, n of the short circuit part
The + type layer 13 and the p + type drain layer 8 partially overlap, and if we pay attention to this part, we can see that the 9 layers 13-1 layer 8-
This becomes a pnpn thyristor of n layer 3.4 and p layer 7, and this is inserted between the source and drain. So if this latches up.

単なる逆導通ダイオードの場合に比べより確実な短絡が
できることになる。
A more reliable short circuit can be achieved than in the case of a simple reverse conduction diode.

第2図(a)(b)(c)は1本発明の他の実施例の導
電変調型MO9FETの要部構造を、先の実施例と対応
させて示す。第2図(C)は、第2図(a)のB−B−
断面である。第1図の実施例と異なる点は、p中型ドレ
イン層8に設けた複数の開口部12に対して、n十型層
13をそれぞれ開口部12のみでなく、複数の開口部1
2にまたがって連続的に形成していることである。この
点を除き、第1図の実施例と同じである。
FIGS. 2(a), 2(b), and 2(c) show the structure of a main part of a conductivity modulation type MO9FET according to another embodiment of the present invention in correspondence with the previous embodiment. FIG. 2(C) shows the B-B- in FIG. 2(a).
It is a cross section. The difference from the embodiment shown in FIG.
This means that it is continuously formed over two parts. Except for this point, this embodiment is the same as the embodiment shown in FIG.

この実施例によっても、先の実施例と同様の効果が得ら
れる。またこの実施例の場合、開口12がなく、且つn
十型層13が設けられている部分についてソース電極1
0とドレイン電極11間の構造を第1図と比較して明ら
かなように、n÷型層13−p中型ドレイン層8−n型
バッファ層3およびn−型ドリフト層4−p−型層2お
よびp型ベース層7からなるpnpnサイリスタが大き
い面積をもって入る構造となっている。このサイリスク
は先の実施例のダイオードと同様、素子に並列に入るか
ら、優れた逆導通機能を発揮する。
This embodiment also provides the same effects as the previous embodiment. Further, in the case of this embodiment, there is no opening 12 and n
The source electrode 1 is connected to the portion where the ten-shaped layer 13 is provided.
As is clear from comparing the structure between 0 and the drain electrode 11 with FIG. It has a structure in which a pnpn thyristor comprising a p-type base layer 7 and a p-type base layer 7 has a large area. Like the diode in the previous embodiment, this silice is connected in parallel to the element, so it exhibits an excellent reverse conduction function.

本発明は上記各実施例に限られるものではない。The present invention is not limited to the above embodiments.

例えば、素子各部の導電型を実施例とは逆にすることも
できる。また高速化のために電子線照射によるライフタ
イム制御を行うことは有効である。
For example, the conductivity type of each part of the element can be reversed from that in the embodiment. Furthermore, it is effective to perform lifetime control using electron beam irradiation to increase speed.

[発明の効果] 以上述べたように本発明によれば、横型の導電変調型M
O5FETにおいて、ドレイン層に複数の開口を設けて
ここで表面に露出する第2ベース層にドレイン電極をコ
ンタクトさせることにより、オン電圧を高くすることな
くターンオフ動作を高速化することができる。またその
構成上、内部に逆導通ダイオード或いは逆導通サイリス
タが自動的に組込まれた形になり、モータ駆動用イシバ
ータなどの小形化、低コスト化が図られる。
[Effects of the Invention] As described above, according to the present invention, the horizontal conductive modulation type M
In the O5FET, by providing a plurality of openings in the drain layer and bringing the drain electrode into contact with the second base layer exposed at the surface, the turn-off operation can be sped up without increasing the on-voltage. Further, due to its structure, a reverse conduction diode or a reverse conduction thyristor is automatically incorporated inside, thereby making it possible to reduce the size and cost of the ishiverter for driving a motor.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)(b)は本発明の一実施例の導電変調型M
O3FETの要部構造を示す平面図とそのA−A−断面
図、第2図(a)(b)(c)は、他の実施例の導電変
調型MO3FETの要部構造を示す平面図とそのA−A
−およびB−B断面図、第3図は従来の横型の導電変調
型MOSFETの要部構造を示す断面図、第4図は導電
変調型MO8FETをモータ駆動用インバータ回路に適
用した場合の逆導通ダイオード接続の様子を示す等価回
路図である。 1−p十型シリコン基板、2・・・p−型層。 3・・・n型バッファ層(低抵抗第2ベース層)。 4・・・n″″型ドリフト層(高抵抗第2ベース層)。 5・・・ゲート絶縁膜、6・・・ゲート電極、7・・・
p型ベース層(第1ベース層)、8・・・p+型ドレイ
ン層、9・・・n十型ソース層、10・・・ソース電極
。 11・・・ドレイン電極。 12・・・開口、13・・・n十型 層。 出願人代理人 弁理士 鈴江武彦 第2図 第3 図 J$4 図
FIGS. 1(a) and 1(b) show a conductive modulation type M according to an embodiment of the present invention.
A plan view showing the main part structure of O3FET and its AA cross-sectional view, FIG. Its A-A
- and BB sectional views, Figure 3 is a sectional view showing the main structure of a conventional horizontal conduction modulation type MOSFET, and Figure 4 shows reverse conduction when a conduction modulation type MO8FET is applied to an inverter circuit for driving a motor. FIG. 3 is an equivalent circuit diagram showing how diode connections are made. 1-p-type silicon substrate, 2...p-type layer. 3... N-type buffer layer (low resistance second base layer). 4...n'''' type drift layer (high resistance second base layer). 5... Gate insulating film, 6... Gate electrode, 7...
P type base layer (first base layer), 8...p+ type drain layer, 9...n+ type source layer, 10... source electrode. 11...Drain electrode. 12...Opening, 13...N-type layer. Applicant's agent Patent attorney Takehiko Suzue Figure 2 Figure 3 Figure J$4

Claims (3)

【特許請求の範囲】[Claims] (1)半導体ウェハと、この半導体ウェハの表面に選択
的に形成された第1導電型の第1ベース層と、この第1
ベース層表面に選択的に形成された第2導電型のソース
層と、前記半導体ウェハの表面に前記第1ベース層に隣
接して選択的に形成された第2導電型の第2ベース層と
、この第2ベース層表面に選択的に形成された第1導電
型のドレイン層と、前記ソース層と第2ベース層に挟ま
れた領域にゲート絶縁膜を介して形成されたゲート電極
と、前記ソース層と第1ベース層に同時にコンタクトす
るソース電極と、前記ドレイン層にコンタクトするドレ
イン電極とを有する導電変調型MOSFETにおいて、
前記ドレイン層は、前記第2ベース層が表面に露出する
複数の開口部を有し、この開口部を介して前記ドレイン
電極が前記第2ベース層とコンタクトすることを特徴と
する導電変調型MOSFET。
(1) a semiconductor wafer; a first base layer of a first conductivity type selectively formed on the surface of the semiconductor wafer;
a second conductive type source layer selectively formed on the surface of the base layer; and a second conductive type second base layer selectively formed on the surface of the semiconductor wafer adjacent to the first base layer. , a drain layer of a first conductivity type selectively formed on the surface of the second base layer, and a gate electrode formed in a region sandwiched between the source layer and the second base layer with a gate insulating film interposed therebetween; A conductivity modulation type MOSFET having a source electrode that contacts the source layer and the first base layer at the same time, and a drain electrode that contacts the drain layer,
The conductivity modulation type MOSFET, wherein the drain layer has a plurality of openings through which the second base layer is exposed to the surface, and the drain electrode contacts the second base layer through the openings. .
(2)前記複数の開口部のそれぞれに第2導電型高不純
物濃度層が形成されている請求項1記載の導電変調型M
OSFET。
(2) The conductivity modulation type M according to claim 1, wherein a second conductivity type high impurity concentration layer is formed in each of the plurality of openings.
OSFET.
(3)前記複数の開口部にまたがって連続的に第2導電
型高不純物濃度層が形成されている請求項1記載の導電
変調型MOSFET。
(3) The conductivity modulation type MOSFET according to claim 1, wherein a second conductivity type high impurity concentration layer is continuously formed across the plurality of openings.
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