JPH027473A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
- Publication number
- JPH027473A JPH027473A JP63156874A JP15687488A JPH027473A JP H027473 A JPH027473 A JP H027473A JP 63156874 A JP63156874 A JP 63156874A JP 15687488 A JP15687488 A JP 15687488A JP H027473 A JPH027473 A JP H027473A
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- JP
- Japan
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- base layer
- drain
- source
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ドレイン、ソースおよびゲートが半導体ウェ
ハの一方の面に形成された横型の導電変調型ＭＯＳＦＥ
、Ｔに関する。
ハの一方の面に形成された横型の導電変調型ＭＯＳＦＥ
、Ｔに関する。
（従来の技術）
第３図は、従来の横型の導電変調型
ＭＯＳＦＥＴの要部構造を示す。半導体ウェハは。
ｐ生型シリコン基板１にｐ−型層２をエピタキシャル成
長させたものを用いている。この半導体ウェハの表面に
第１ベース層としてｐ型ベース層７が形成され、その表
面部に選択的にｎ十型ソース層９が形成されている。ま
たｐ型ベース層７に隣接して第２ベース層として、ｎ−
型高抵抗ベース層（ドリフト層）４とｎ型低抵抗ベース
層（バ・ソファ層）３が形成されている。ｎ型層（、、
ファ層３の表面には選択的にｐ十型ドレイン層が形成さ
れている。ｎ十型ソース９とｎ−型ドリフト層４で挟ま
れた領域の半導体ウエノ）表面にはゲート絶縁膜５を介
してゲート電極６が形成されている。
長させたものを用いている。この半導体ウェハの表面に
第１ベース層としてｐ型ベース層７が形成され、その表
面部に選択的にｎ十型ソース層９が形成されている。ま
たｐ型ベース層７に隣接して第２ベース層として、ｎ−
型高抵抗ベース層（ドリフト層）４とｎ型低抵抗ベース
層（バ・ソファ層）３が形成されている。ｎ型層（、、
ファ層３の表面には選択的にｐ十型ドレイン層が形成さ
れている。ｎ十型ソース９とｎ−型ドリフト層４で挟ま
れた領域の半導体ウエノ）表面にはゲート絶縁膜５を介
してゲート電極６が形成されている。
ソース電極１０はソース層９とｐ型ベース層７に同時に
コンタクトするように配設され、ドレイン電極１１はｐ
中型ドレイン層８にコンタクトさせている。
コンタクトするように配設され、ドレイン電極１１はｐ
中型ドレイン層８にコンタクトさせている。
この導電変調型ＭＯ３ＦＥＴにおいて、ゲート電極６に
ソース電極１０に対して正のバイアスを印加すると、ゲ
ート電極６下のｐ型ベース層７およびｐ″″型層２の表
面が反転してソース層７からｎ−型ドリフト層４に電子
が注入される。この電子電流がｎ型バッファ層３を介し
ドレイン層８に入ると、そのｐｎ接合が順バイアスされ
る結果。
ソース電極１０に対して正のバイアスを印加すると、ゲ
ート電極６下のｐ型ベース層７およびｐ″″型層２の表
面が反転してソース層７からｎ−型ドリフト層４に電子
が注入される。この電子電流がｎ型バッファ層３を介し
ドレイン層８に入ると、そのｐｎ接合が順バイアスされ
る結果。
ドレイン層８から正孔がｎ型バッファ層３を介してｎ−
）Ｍドリフト層４に注入される。こうしてｎ−型ドリフ
ト層４内に電子および正孔が蓄積されて導電変調が起こ
る。この導電変調の効果により、ｎ−型ドリフト層４を
高抵抗として高耐圧化を図った場合にもオン時には実質
的にその抵抗を十分小さくでき、低いオン電圧を得るこ
とができる。ゲート電極６をソース電極１０に対して負
または零にバイアスすることにより、チャネルの反転層
が消失してターンオフする。
）Ｍドリフト層４に注入される。こうしてｎ−型ドリフ
ト層４内に電子および正孔が蓄積されて導電変調が起こ
る。この導電変調の効果により、ｎ−型ドリフト層４を
高抵抗として高耐圧化を図った場合にもオン時には実質
的にその抵抗を十分小さくでき、低いオン電圧を得るこ
とができる。ゲート電極６をソース電極１０に対して負
または零にバイアスすることにより、チャネルの反転層
が消失してターンオフする。
この様な横型の導電変調型ＭＯＳＦＥＴにおいて、ター
ンオフ時のスイ・ソチング速度を速くするためには、ｎ
−型ドリフト層４に蓄積したキャリアを速やかに掃出す
ことが必要である。ｎ−型ドリフト層４内の電子が速や
かにドレイン層８側に抜けないと、ｐ中型ドレイン層８
−ｎ型層く・ソファ層３およびｎ″″型ドリフト層４−
ｐ型ベース層７からなるｐｎｐ トランジスタが動作し
、大きいテール電流が流れる。ターンオフ動作を速くす
る一つの方法は、ｎ−型ドリフト層４でのキャリア寿命
を小さくすることである。しかしこの方法は。
ンオフ時のスイ・ソチング速度を速くするためには、ｎ
−型ドリフト層４に蓄積したキャリアを速やかに掃出す
ことが必要である。ｎ−型ドリフト層４内の電子が速や
かにドレイン層８側に抜けないと、ｐ中型ドレイン層８
−ｎ型層く・ソファ層３およびｎ″″型ドリフト層４−
ｐ型ベース層７からなるｐｎｐ トランジスタが動作し
、大きいテール電流が流れる。ターンオフ動作を速くす
る一つの方法は、ｎ−型ドリフト層４でのキャリア寿命
を小さくすることである。しかしこの方法は。
ターンオフ特性を改善する反面、素子のオン電圧の上昇
をもたらす、という難点がある。
をもたらす、という難点がある。
この様な問題を解決するため、ｐ中型ドレイン層８の中
央部にｐ十型層を設けず、ここにｎ十型層を設けて所謂
アノード・ショート構造とすることが提案されている（
例えば、ＩＥＤＭ８５゜ｐｐ７４Ｇ−７４３）。しかし
ながら、アノード・ショート構造とした場合には、ター
ンオン時、ソース側から供給される電子電流がドレイン
電極に短絡されるため、ドレインのｐｎ接合を順バイア
ス状態にして導電変調を起こすためには２ ｐ十型ドレ
イン層の下のｎ−型層の横方向抵抗を大きくすることが
必要になる。この横方向抵抗を大きくする方法には、■
短絡部までのｐ十型ドレイン層の幅を大きくする。■ｎ
−型ベース層の不純物濃度を下げる。■ｐ＋型ドリドレ
イン層下−型ベース層の厚みを小さくする１等が考えら
れる。しかし、■の方法は、素子面積を大きくする原因
となる。また■、■の方法は、素子の耐圧を十分なもの
とするトで制限がある。
央部にｐ十型層を設けず、ここにｎ十型層を設けて所謂
アノード・ショート構造とすることが提案されている（
例えば、ＩＥＤＭ８５゜ｐｐ７４Ｇ−７４３）。しかし
ながら、アノード・ショート構造とした場合には、ター
ンオン時、ソース側から供給される電子電流がドレイン
電極に短絡されるため、ドレインのｐｎ接合を順バイア
ス状態にして導電変調を起こすためには２ ｐ十型ドレ
イン層の下のｎ−型層の横方向抵抗を大きくすることが
必要になる。この横方向抵抗を大きくする方法には、■
短絡部までのｐ十型ドレイン層の幅を大きくする。■ｎ
−型ベース層の不純物濃度を下げる。■ｐ＋型ドリドレ
イン層下−型ベース層の厚みを小さくする１等が考えら
れる。しかし、■の方法は、素子面積を大きくする原因
となる。また■、■の方法は、素子の耐圧を十分なもの
とするトで制限がある。
また、導電変調型ＭＯＳＦＥＴをモータ駆動用のインバ
ータ回路等に用いる場合、第４図に示すように逆；１列
にダイオードを接続することが一般に行われる。これは
、モータのインダクタンス成分に蓄積されるエネルギー
を回生ずるためである。
ータ回路等に用いる場合、第４図に示すように逆；１列
にダイオードを接続することが一般に行われる。これは
、モータのインダクタンス成分に蓄積されるエネルギー
を回生ずるためである。
しかし、この様にダイオードを接続しなければならない
ことは、装置の大型化、コスト高の原因となる。
ことは、装置の大型化、コスト高の原因となる。
（発明が解決しようとする課題）
以上のように従来の横型の導電変調型
ＭＯ３ＦＥＴは、ターンオフ特性とオン特性がトレード
オフの関係にあり、特にモータ駆動用インバータ回路等
に適用した場合には別途ダイオードの付加を必要する等
、小型で且つ高耐圧のものを得ることが難しいという問
題があった。
オフの関係にあり、特にモータ駆動用インバータ回路等
に適用した場合には別途ダイオードの付加を必要する等
、小型で且つ高耐圧のものを得ることが難しいという問
題があった。
本発明は、この様な問題を解決した横型の導電変調型Ｍ
Ｏ５ＦＥＴを提供することを目的とする。
Ｏ５ＦＥＴを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、横型の導電変調型ＭＯ３ＦＥＴにおいて、ド
レイン層に複数の開口を設け、この開口を介してドレイ
ン電極を第２ベース層にコンタクトさせたことを特徴と
する。
レイン層に複数の開口を設け、この開口を介してドレイ
ン電極を第２ベース層にコンタクトさせたことを特徴と
する。
（作用）
この様な構成とすれば、アノード・ショート構造となり
、ターンオフ時、第２ベース層に蓄積したキャリアを直
接ドレイン電極に排出することができる。従ってベース
層内のキャリア寿命を小さくすることなく、換言すれば
オン電圧を高くすることなく、高速のターンオフが可能
となる。更にドレイン層に設けた開口部ではドレイン電
極が第２ベース層に直接コンタクトしているため、ドレ
イン・ソース間に等価的に逆並列ダイオードが入ったこ
とになり、モータ駆動用インバータなどに適用した場合
にも別途ダイオードを用意する必要がなくなる。そして
特に本発明では、短絡部が複数個に分散されて形成され
るため、ターンオン時、ｐ十型ドレイン層下を通って短
絡部のドレイン電極に流れる電子電流が密度の高いもの
となり。
、ターンオフ時、第２ベース層に蓄積したキャリアを直
接ドレイン電極に排出することができる。従ってベース
層内のキャリア寿命を小さくすることなく、換言すれば
オン電圧を高くすることなく、高速のターンオフが可能
となる。更にドレイン層に設けた開口部ではドレイン電
極が第２ベース層に直接コンタクトしているため、ドレ
イン・ソース間に等価的に逆並列ダイオードが入ったこ
とになり、モータ駆動用インバータなどに適用した場合
にも別途ダイオードを用意する必要がなくなる。そして
特に本発明では、短絡部が複数個に分散されて形成され
るため、ターンオン時、ｐ十型ドレイン層下を通って短
絡部のドレイン電極に流れる電子電流が密度の高いもの
となり。
この電流密度の向上によってｐ十型ドレイン層下の横方
向抵抗を大きくしたと等価の効果、即ち容易にドレイン
側のｐｎ接合を順バイアスするに必要な横方向電位差を
得ることが可能になる。従って、高耐圧で小型、且つオ
ン電圧の低い素子が得られる。
向抵抗を大きくしたと等価の効果、即ち容易にドレイン
側のｐｎ接合を順バイアスするに必要な横方向電位差を
得ることが可能になる。従って、高耐圧で小型、且つオ
ン電圧の低い素子が得られる。
（実施例）
以下２本発明の詳細な説明する。
第１図（ａ）（ｂ）は、一実施例の導電変調型ＭＯ３Ｆ
ＥＴの要部構造を示す平面図とそのＡ−Ａ″断面図であ
る。従来例である第３図と対応する部分には第３図と同
一符号を付して詳細な説明は省略する。この実施例では
、ドレイン電極１１下のドレイン層８に複数の開口部１
２が設けられ、ここでｎ型バッファ層３は半導体ウェハ
表面に露出してドレイン電極１１と直接コンタクトして
いる。開口部１２には、ドレイン電極１１とｎ型バッフ
ァ層３間で低抵抗オーミック・コンタクトをとるために
、高不純物濃度のｎ上型層１３が拡散形成されている。
ＥＴの要部構造を示す平面図とそのＡ−Ａ″断面図であ
る。従来例である第３図と対応する部分には第３図と同
一符号を付して詳細な説明は省略する。この実施例では
、ドレイン電極１１下のドレイン層８に複数の開口部１
２が設けられ、ここでｎ型バッファ層３は半導体ウェハ
表面に露出してドレイン電極１１と直接コンタクトして
いる。開口部１２には、ドレイン電極１１とｎ型バッフ
ァ層３間で低抵抗オーミック・コンタクトをとるために
、高不純物濃度のｎ上型層１３が拡散形成されている。
この導電変調型ＭＯＳＦＥＴの基本動作は従来のものと
変わらない。ターンオンは、ゲート電極６にソース電極
１０に対して正バイアスを与え。
変わらない。ターンオンは、ゲート電極６にソース電極
１０に対して正バイアスを与え。
ソース層１０から電子をｎ−型ドリフト層を介してｎ型
バッファ層３に注入することにより行われる。このとき
電子電流はｎ型バッファ層３内に横方向電位差をもたら
し、これがｐｎ接合を順バイアスする値になると、ｐ型
ドレイン層８からｎ型バッファ層３に正孔が注入される
。なおこの素子では、ショート部が複数個に分散配置さ
れているから、ｎ型バッファ層３を横方向に流れる電子
電流は各ショート部近傍で密度の高いものとなり。
バッファ層３に注入することにより行われる。このとき
電子電流はｎ型バッファ層３内に横方向電位差をもたら
し、これがｐｎ接合を順バイアスする値になると、ｐ型
ドレイン層８からｎ型バッファ層３に正孔が注入される
。なおこの素子では、ショート部が複数個に分散配置さ
れているから、ｎ型バッファ層３を横方向に流れる電子
電流は各ショート部近傍で密度の高いものとなり。
この結果効果的に大きい横方向電位差が得られる。
これにより、ｎ−型ドリフト層４で導電変調が起こって
低いオン電圧が得られる。ターンオフ動作は、ゲート電
極６に負バイアスまたは零バイアスを与えることにより
行われる。これにより、ゲート電極６下のチャネルが消
失してソース層９からの電子注入がなくなり、やがてオ
フに至る。このターンオフに際し、ｎ−型ドリフト層４
内の蓄積キャリアのうち正孔は、ｐ″″型層２およびｐ
型ベース層７を通ってソース電極１０に排出され。
低いオン電圧が得られる。ターンオフ動作は、ゲート電
極６に負バイアスまたは零バイアスを与えることにより
行われる。これにより、ゲート電極６下のチャネルが消
失してソース層９からの電子注入がなくなり、やがてオ
フに至る。このターンオフに際し、ｎ−型ドリフト層４
内の蓄積キャリアのうち正孔は、ｐ″″型層２およびｐ
型ベース層７を通ってソース電極１０に排出され。
また電子はｐ型ドレイン層８に設けた開口１２を介して
ドレイン電極１１に排出される。
ドレイン電極１１に排出される。
こうしてこの実施例によれば、アノード・ショート構造
の採用により、蓄積電子の掃出しが速やかに行われ、高
速のターンオフ動作が行われる。また、ショート部を複
数個に分散させることにより、素子を大きくすることな
く、また高耐圧特性を損うことなく、オン特性を改善す
ることができる。キャリア寿命を短くすることなく高速
のターンオフが可能であるから、低いオン電圧特性を維
持することができる。また開口部１２でｎ型バッファ層
３はドレイン電極１１と接続されているから、ソース電
極１０とドレイン電極１１間に。
の採用により、蓄積電子の掃出しが速やかに行われ、高
速のターンオフ動作が行われる。また、ショート部を複
数個に分散させることにより、素子を大きくすることな
く、また高耐圧特性を損うことなく、オン特性を改善す
ることができる。キャリア寿命を短くすることなく高速
のターンオフが可能であるから、低いオン電圧特性を維
持することができる。また開口部１２でｎ型バッファ層
３はドレイン電極１１と接続されているから、ソース電
極１０とドレイン電極１１間に。
ｐ型ベース層７およびｐ−型層２−Ｑ−型ドリフト層４
．ｎ型バッファ層３およびｎ上型層１３からなるｐｎ接
合ダイオードが構成されている。このダイオードは等価
的に第４図に示すように素子に逆並列に入る。従ってこ
の実施例によれば、この素子をモータ駆動用のインバー
タ回路等に適用した場合にも外部にダイオードを接続す
る必要がない。更にこの実施例の構造では、短絡部のｎ
＋型層１３とｐ＋型ドレイン層８は一部オーバラツプさ
せており、この部分に着目すると、９層１３−１層８−
ｎ層３．４−ｐ層７のｐｎｐｎサイリスタとなり、これ
がソース、ドレイン間に入ることになる。従ってこれが
ラッチアップすれば。
．ｎ型バッファ層３およびｎ上型層１３からなるｐｎ接
合ダイオードが構成されている。このダイオードは等価
的に第４図に示すように素子に逆並列に入る。従ってこ
の実施例によれば、この素子をモータ駆動用のインバー
タ回路等に適用した場合にも外部にダイオードを接続す
る必要がない。更にこの実施例の構造では、短絡部のｎ
＋型層１３とｐ＋型ドレイン層８は一部オーバラツプさ
せており、この部分に着目すると、９層１３−１層８−
ｎ層３．４−ｐ層７のｐｎｐｎサイリスタとなり、これ
がソース、ドレイン間に入ることになる。従ってこれが
ラッチアップすれば。
単なる逆導通ダイオードの場合に比べより確実な短絡が
できることになる。
できることになる。
第２図（ａ）（ｂ）（ｃ）は１本発明の他の実施例の導
電変調型ＭＯ９ＦＥＴの要部構造を、先の実施例と対応
させて示す。第２図（Ｃ）は、第２図（ａ）のＢ−Ｂ−
断面である。第１図の実施例と異なる点は、ｐ中型ドレ
イン層８に設けた複数の開口部１２に対して、ｎ十型層
１３をそれぞれ開口部１２のみでなく、複数の開口部１
２にまたがって連続的に形成していることである。この
点を除き、第１図の実施例と同じである。
電変調型ＭＯ９ＦＥＴの要部構造を、先の実施例と対応
させて示す。第２図（Ｃ）は、第２図（ａ）のＢ−Ｂ−
断面である。第１図の実施例と異なる点は、ｐ中型ドレ
イン層８に設けた複数の開口部１２に対して、ｎ十型層
１３をそれぞれ開口部１２のみでなく、複数の開口部１
２にまたがって連続的に形成していることである。この
点を除き、第１図の実施例と同じである。
この実施例によっても、先の実施例と同様の効果が得ら
れる。またこの実施例の場合、開口１２がなく、且つｎ
十型層１３が設けられている部分についてソース電極１
０とドレイン電極１１間の構造を第１図と比較して明ら
かなように、ｎ÷型層１３−ｐ中型ドレイン層８−ｎ型
バッファ層３およびｎ−型ドリフト層４−ｐ−型層２お
よびｐ型ベース層７からなるｐｎｐｎサイリスタが大き
い面積をもって入る構造となっている。このサイリスク
は先の実施例のダイオードと同様、素子に並列に入るか
ら、優れた逆導通機能を発揮する。
れる。またこの実施例の場合、開口１２がなく、且つｎ
十型層１３が設けられている部分についてソース電極１
０とドレイン電極１１間の構造を第１図と比較して明ら
かなように、ｎ÷型層１３−ｐ中型ドレイン層８−ｎ型
バッファ層３およびｎ−型ドリフト層４−ｐ−型層２お
よびｐ型ベース層７からなるｐｎｐｎサイリスタが大き
い面積をもって入る構造となっている。このサイリスク
は先の実施例のダイオードと同様、素子に並列に入るか
ら、優れた逆導通機能を発揮する。
本発明は上記各実施例に限られるものではない。
例えば、素子各部の導電型を実施例とは逆にすることも
できる。また高速化のために電子線照射によるライフタ
イム制御を行うことは有効である。
できる。また高速化のために電子線照射によるライフタ
イム制御を行うことは有効である。
［発明の効果］
以上述べたように本発明によれば、横型の導電変調型Ｍ
Ｏ５ＦＥＴにおいて、ドレイン層に複数の開口を設けて
ここで表面に露出する第２ベース層にドレイン電極をコ
ンタクトさせることにより、オン電圧を高くすることな
くターンオフ動作を高速化することができる。またその
構成上、内部に逆導通ダイオード或いは逆導通サイリス
タが自動的に組込まれた形になり、モータ駆動用イシバ
ータなどの小形化、低コスト化が図られる。
Ｏ５ＦＥＴにおいて、ドレイン層に複数の開口を設けて
ここで表面に露出する第２ベース層にドレイン電極をコ
ンタクトさせることにより、オン電圧を高くすることな
くターンオフ動作を高速化することができる。またその
構成上、内部に逆導通ダイオード或いは逆導通サイリス
タが自動的に組込まれた形になり、モータ駆動用イシバ
ータなどの小形化、低コスト化が図られる。
第１図（ａ）（ｂ）は本発明の一実施例の導電変調型Ｍ
Ｏ３ＦＥＴの要部構造を示す平面図とそのＡ−Ａ−断面
図、第２図（ａ）（ｂ）（ｃ）は、他の実施例の導電変
調型ＭＯ３ＦＥＴの要部構造を示す平面図とそのＡ−Ａ
−およびＢ−Ｂ断面図、第３図は従来の横型の導電変調
型ＭＯＳＦＥＴの要部構造を示す断面図、第４図は導電
変調型ＭＯ８ＦＥＴをモータ駆動用インバータ回路に適
用した場合の逆導通ダイオード接続の様子を示す等価回
路図である。 １−ｐ十型シリコン基板、２・・・ｐ−型層。 ３・・・ｎ型バッファ層（低抵抗第２ベース層）。 ４・・・ｎ″″型ドリフト層（高抵抗第２ベース層）。 ５・・・ゲート絶縁膜、６・・・ゲート電極、７・・・
ｐ型ベース層（第１ベース層）、８・・・ｐ＋型ドレイ
ン層、９・・・ｎ十型ソース層、１０・・・ソース電極
。 １１・・・ドレイン電極。 １２・・・開口、１３・・・ｎ十型 層。 出願人代理人 弁理士 鈴江武彦 第２図 第３ 図 Ｊ＄４ 図
Ｏ３ＦＥＴの要部構造を示す平面図とそのＡ−Ａ−断面
図、第２図（ａ）（ｂ）（ｃ）は、他の実施例の導電変
調型ＭＯ３ＦＥＴの要部構造を示す平面図とそのＡ−Ａ
−およびＢ−Ｂ断面図、第３図は従来の横型の導電変調
型ＭＯＳＦＥＴの要部構造を示す断面図、第４図は導電
変調型ＭＯ８ＦＥＴをモータ駆動用インバータ回路に適
用した場合の逆導通ダイオード接続の様子を示す等価回
路図である。 １−ｐ十型シリコン基板、２・・・ｐ−型層。 ３・・・ｎ型バッファ層（低抵抗第２ベース層）。 ４・・・ｎ″″型ドリフト層（高抵抗第２ベース層）。 ５・・・ゲート絶縁膜、６・・・ゲート電極、７・・・
ｐ型ベース層（第１ベース層）、８・・・ｐ＋型ドレイ
ン層、９・・・ｎ十型ソース層、１０・・・ソース電極
。 １１・・・ドレイン電極。 １２・・・開口、１３・・・ｎ十型 層。 出願人代理人 弁理士 鈴江武彦 第２図 第３ 図 Ｊ＄４ 図
Claims (3)
- （１）半導体ウェハと、この半導体ウェハの表面に選択
的に形成された第１導電型の第１ベース層と、この第１
ベース層表面に選択的に形成された第２導電型のソース
層と、前記半導体ウェハの表面に前記第１ベース層に隣
接して選択的に形成された第２導電型の第２ベース層と
、この第２ベース層表面に選択的に形成された第１導電
型のドレイン層と、前記ソース層と第２ベース層に挟ま
れた領域にゲート絶縁膜を介して形成されたゲート電極
と、前記ソース層と第１ベース層に同時にコンタクトす
るソース電極と、前記ドレイン層にコンタクトするドレ
イン電極とを有する導電変調型ＭＯＳＦＥＴにおいて、
前記ドレイン層は、前記第２ベース層が表面に露出する
複数の開口部を有し、この開口部を介して前記ドレイン
電極が前記第２ベース層とコンタクトすることを特徴と
する導電変調型ＭＯＳＦＥＴ。 - （２）前記複数の開口部のそれぞれに第２導電型高不純
物濃度層が形成されている請求項１記載の導電変調型Ｍ
ＯＳＦＥＴ。 - （３）前記複数の開口部にまたがって連続的に第２導電
型高不純物濃度層が形成されている請求項１記載の導電
変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156874A JP2660001B2 (ja) | 1988-06-27 | 1988-06-27 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156874A JP2660001B2 (ja) | 1988-06-27 | 1988-06-27 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027473A true JPH027473A (ja) | 1990-01-11 |
| JP2660001B2 JP2660001B2 (ja) | 1997-10-08 |
Family
ID=15637278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156874A Expired - Fee Related JP2660001B2 (ja) | 1988-06-27 | 1988-06-27 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660001B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496377A (ja) * | 1990-08-13 | 1992-03-27 | Matsushita Electron Corp | 半導体装置 |
| JPH04174562A (ja) * | 1990-02-14 | 1992-06-22 | Fuji Electric Co Ltd | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
-
1988
- 1988-06-27 JP JP63156874A patent/JP2660001B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
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|---|---|---|---|---|
| JPH04174562A (ja) * | 1990-02-14 | 1992-06-22 | Fuji Electric Co Ltd | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
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| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2660001B2 (ja) | 1997-10-08 |
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