JPH0275218A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0275218A JPH0275218A JP63226930A JP22693088A JPH0275218A JP H0275218 A JPH0275218 A JP H0275218A JP 63226930 A JP63226930 A JP 63226930A JP 22693088 A JP22693088 A JP 22693088A JP H0275218 A JPH0275218 A JP H0275218A
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- Japan
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- flop
- master
- flip
- slave flip
- gate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第３〜６図）発明が解
決しようとする課題 課題を解決しようとするだめの手段 作用 実施例 本発明の一実施例 （第１．２図）発明の効果 〔概要〕 半導体集積回路装置に関し、 フリップフロップを複数段接続する場合、クロックの遅
れによるレーシングを防止して誤動作を防くことのでき
る半導体集積回路装置を提供することを目的とし、 トランスミッションゲートを有し、マスタフリップフロ
ップおよびスレイブフリップフロップの対により構成さ
れるマスタスレイブフリップフロップを複数段備え、該
トランスミッションゲートをクロック信号により制御し
てマスタフリップフロップおよびスレイブフリップフロ
ップの状態を決定し、マスタスレイブフリップフロップ
に入力されるデータをマスタフリップフロップあるいは
スレイブフリップフロップで保持するようにした半導体
集積回路装置において、前記スレイブフリッププロップ
にゲート素子を設け、該ゲーＩ・素子の一方の入力端子
には前段のマスタスレイブフリップフロップのクロック
信号を人力するとともに、他方の入力端子には後段のマ
スタスレイブフリップフロップのクロック信号を入力し
、前段のマスタスレイブフリップフロップのクロック信
号と後段のマスタスレイブフリップフロップのクロック
信号との論理の信号により該スレイブフリップフロツブ
のトランスミッションゲートを市ＩＩ？卸して、後段の
マスタスレイブフリップフロップに入力されるデータと
クロック信号のレーシングを防止するように構成する。
決しようとする課題 課題を解決しようとするだめの手段 作用 実施例 本発明の一実施例 （第１．２図）発明の効果 〔概要〕 半導体集積回路装置に関し、 フリップフロップを複数段接続する場合、クロックの遅
れによるレーシングを防止して誤動作を防くことのでき
る半導体集積回路装置を提供することを目的とし、 トランスミッションゲートを有し、マスタフリップフロ
ップおよびスレイブフリップフロップの対により構成さ
れるマスタスレイブフリップフロップを複数段備え、該
トランスミッションゲートをクロック信号により制御し
てマスタフリップフロップおよびスレイブフリップフロ
ップの状態を決定し、マスタスレイブフリップフロップ
に入力されるデータをマスタフリップフロップあるいは
スレイブフリップフロップで保持するようにした半導体
集積回路装置において、前記スレイブフリッププロップ
にゲート素子を設け、該ゲーＩ・素子の一方の入力端子
には前段のマスタスレイブフリップフロップのクロック
信号を人力するとともに、他方の入力端子には後段のマ
スタスレイブフリップフロップのクロック信号を入力し
、前段のマスタスレイブフリップフロップのクロック信
号と後段のマスタスレイブフリップフロップのクロック
信号との論理の信号により該スレイブフリップフロツブ
のトランスミッションゲートを市ＩＩ？卸して、後段の
マスタスレイブフリップフロップに入力されるデータと
クロック信号のレーシングを防止するように構成する。
本発明は半導体集積回路装置に係り、詳しくはフリップ
フロップを複数段接続して使用する際、クロックスキュ
ーにより発生する次段のフリップフロ・７プのデータと
クロックとのレーシングを防止する半導体集積回路装置
に関する。
フロップを複数段接続して使用する際、クロックスキュ
ーにより発生する次段のフリップフロ・７プのデータと
クロックとのレーシングを防止する半導体集積回路装置
に関する。
フリップフロップは２通りの安定した状態（１とＯレヘ
ル）を入力信号とコントロール信号とによって、保持、
反転、リセソ１へ（クリア）、セット（プリセット）等
の動作操作を行えるようにした回路であり、セント、リ
セットの２つの状態は安定で電源を切らない限り保持さ
れる。したがって、フリップフロップは記憶素子として
使用さるほか、カウント回路やシフトレジスタなどに広
く用いられている。
ル）を入力信号とコントロール信号とによって、保持、
反転、リセソ１へ（クリア）、セット（プリセット）等
の動作操作を行えるようにした回路であり、セント、リ
セットの２つの状態は安定で電源を切らない限り保持さ
れる。したがって、フリップフロップは記憶素子として
使用さるほか、カウント回路やシフトレジスタなどに広
く用いられている。
フリップフロップを用いた回路においては、フリップフ
ロップの入力と出力の間の伝搬遅延時間により動作結果
の異なるレーシングが発生ずることがあり、このような
レーシングによる誤動作を防ぐためマスタスレイブフリ
ップフロップやエソジトリガフリソプフロソプが用いら
れる。また、最近ではタイミング的なスキューやデイレ
イを防くという観点からトランスミッションゲートを用
いたマスタスレイブフリップフロップが主流となってお
り、ＡＮＤとかＯＲ等のゲート素子により組まれること
は少ない。
ロップの入力と出力の間の伝搬遅延時間により動作結果
の異なるレーシングが発生ずることがあり、このような
レーシングによる誤動作を防ぐためマスタスレイブフリ
ップフロップやエソジトリガフリソプフロソプが用いら
れる。また、最近ではタイミング的なスキューやデイレ
イを防くという観点からトランスミッションゲートを用
いたマスタスレイブフリップフロップが主流となってお
り、ＡＮＤとかＯＲ等のゲート素子により組まれること
は少ない。
従来のこの種のマスタスレイブフリッププロップとして
は、例えば第３図に示すようなものがある。同図におい
て、１はマスタスレイブフリップフロップであり、マス
タスレイブフリップフロップ１はマスタフリップフロッ
プ２およびスレイブフリップフロップ３からなり、マス
タフリ・７プフロソプ２はインバータ４〜６およびトラ
ンスミッションゲート７．８により構成され、スレイブ
フリップフロップ３はインバータ９〜１】およびｌ・ラ
ンスミッションゲート１２．１３により構成される。
は、例えば第３図に示すようなものがある。同図におい
て、１はマスタスレイブフリップフロップであり、マス
タスレイブフリップフロップ１はマスタフリップフロッ
プ２およびスレイブフリップフロップ３からなり、マス
タフリ・７プフロソプ２はインバータ４〜６およびトラ
ンスミッションゲート７．８により構成され、スレイブ
フリップフロップ３はインバータ９〜１】およびｌ・ラ
ンスミッションゲート１２．１３により構成される。
入力データＤはトランスミッションゲート７を介してイ
ンバータ４に伝達され、インバータ４、インバータ５お
よびトランスミッションゲート８（ＯＮ時〕からなるル
ープで記憶内容が保持され、また、インバータ９、イン
バータ１０およびトランスミッションゲート１３（ＯＮ
時〕からなるループで保持された情報はトランスミッシ
ョンゲート１２がＯＮすることにより出力Ｑとしてマス
タスレイブフリップフロップｌの外部に出力される。ク
ロックＣＫはトランスミッションゲート７およびトラン
スミッションゲート１３に入力されるとともに、インバ
ータ６、インバータ１１を介してそれぞれトランスミソ
シコンゲート８、トランスミソシコンゲート１２に入力
され、トランスミッションゲート７とトランスミッショ
ンゲート１３、トランスミッションゲート８とトランス
ミッションゲート１２はそれぞれ連動して逆相で動作す
る。
ンバータ４に伝達され、インバータ４、インバータ５お
よびトランスミッションゲート８（ＯＮ時〕からなるル
ープで記憶内容が保持され、また、インバータ９、イン
バータ１０およびトランスミッションゲート１３（ＯＮ
時〕からなるループで保持された情報はトランスミッシ
ョンゲート１２がＯＮすることにより出力Ｑとしてマス
タスレイブフリップフロップｌの外部に出力される。ク
ロックＣＫはトランスミッションゲート７およびトラン
スミッションゲート１３に入力されるとともに、インバ
ータ６、インバータ１１を介してそれぞれトランスミソ
シコンゲート８、トランスミソシコンゲート１２に入力
され、トランスミッションゲート７とトランスミッショ
ンゲート１３、トランスミッションゲート８とトランス
ミッションゲート１２はそれぞれ連動して逆相で動作す
る。
したがって、トランスミッションゲートによるマスタス
レイブフリップフロップ１はクロックＣＫに応して以下
のような動作を行う。
レイブフリップフロップ１はクロックＣＫに応して以下
のような動作を行う。
クロックＣＫがＬレベルのとき
トランスミッションゲート７がＯＮし、トランスミッシ
ョンゲート８がＯＦＦのため、前段のマスタフリップフ
ロップ２は入力データＤを書き込む。一方、トランスミ
ッションゲート１２がＯＦＦし、トランスミッションゲ
ート１３がＯＮのため、後段のスレイブフリップフロッ
プ３は以前の入力データを記憶保持し、出力Ｑには以前
のデータを出力している。
ョンゲート８がＯＦＦのため、前段のマスタフリップフ
ロップ２は入力データＤを書き込む。一方、トランスミ
ッションゲート１２がＯＦＦし、トランスミッションゲ
ート１３がＯＮのため、後段のスレイブフリップフロッ
プ３は以前の入力データを記憶保持し、出力Ｑには以前
のデータを出力している。
一久刃Ｊじヴン挽が」」ニソに＠上４□トランスミッシ
ョンゲート７が０ＦＦＬ、トランスミッションゲート８
がＯＮのため、前段のマスタフリップフロップ２は書き
込んだ入力データを記憶保持する。一方トランスミッシ
ョンゲート１２がＯＮＬ、トランスミッションゲート１
３がＯＦＦのため、後段のスレイブフリップフロップ３
は前段のマスタフリップフロップ２の記憶データを取り
込むと同時に、出力Ｑにデータを新しく出力（読み出し
）する。
ョンゲート７が０ＦＦＬ、トランスミッションゲート８
がＯＮのため、前段のマスタフリップフロップ２は書き
込んだ入力データを記憶保持する。一方トランスミッシ
ョンゲート１２がＯＮＬ、トランスミッションゲート１
３がＯＦＦのため、後段のスレイブフリップフロップ３
は前段のマスタフリップフロップ２の記憶データを取り
込むと同時に、出力Ｑにデータを新しく出力（読み出し
）する。
以上のように、クロックＣＫがＨレベルではマスタの段
が情報を記憶し、Ｌレベルではスレイブの段がこれを分
担するために、クロックＣＫのレベルがＨレベルの場合
でもＬレベルの場合でモ情報がマスクあるいはスレイブ
の段で保持される。
が情報を記憶し、Ｌレベルではスレイブの段がこれを分
担するために、クロックＣＫのレベルがＨレベルの場合
でもＬレベルの場合でモ情報がマスクあるいはスレイブ
の段で保持される。
また、マスタスレイブフリップフロップ１は入力データ
Ｄに対して、クロックＣＫの最大１周期分遅れたデータ
を取り出す動作を行わせる回路ということができる。こ
の機能を利用して遅延回路やシフトレジスタ、およびカ
ウント回路等に応用されている。
Ｄに対して、クロックＣＫの最大１周期分遅れたデータ
を取り出す動作を行わせる回路ということができる。こ
の機能を利用して遅延回路やシフトレジスタ、およびカ
ウント回路等に応用されている。
しかしながら、このような従来の半導体集積回路装置に
あっては、フリップフロップがシフトレジスタやカウン
ト回路等で複数段（Ｎ段）つなかれた場合、後段のフリ
ップフロップに入力されるクロックとデータのレーシン
グによって何れのデータをとるか分からなくなってしま
うという問題点があった。
あっては、フリップフロップがシフトレジスタやカウン
ト回路等で複数段（Ｎ段）つなかれた場合、後段のフリ
ップフロップに入力されるクロックとデータのレーシン
グによって何れのデータをとるか分からなくなってしま
うという問題点があった。
例えば、第４図に示すように前段のフリソプフ０ツブ１
１に入力されるクロックＣＫ（！：後段のフリップフロ
ップ１２に入力されるクロックＣＫ’との間にデイレイ
セル１３が加わったり、あるいはその間の配線長がかな
り長かったりしてクロックＣＫ′がクロックＣＫよりも
遅れた場合、第５図に示すようにクロックＣＫで取り込
んだデータＸをクロックＣＫ’で取り込んでしまうこと
があり誤動作の原因となる。
１に入力されるクロックＣＫ（！：後段のフリップフロ
ップ１２に入力されるクロックＣＫ’との間にデイレイ
セル１３が加わったり、あるいはその間の配線長がかな
り長かったりしてクロックＣＫ′がクロックＣＫよりも
遅れた場合、第５図に示すようにクロックＣＫで取り込
んだデータＸをクロックＣＫ’で取り込んでしまうこと
があり誤動作の原因となる。
このような不具合を避けるため、従来では第６図（ａ）
に示すように配線長をできるだけ短くするか、または同
図（ｂ）に示すようにフリップフロップ１１の出力側に
デイレイセル１４を挿入してクロックスキュー（各段の
フリップフロップのクロック入力に到着するクロック信
号の時間のズレ）によるレーシングを防止するようにし
ている。
に示すように配線長をできるだけ短くするか、または同
図（ｂ）に示すようにフリップフロップ１１の出力側に
デイレイセル１４を挿入してクロックスキュー（各段の
フリップフロップのクロック入力に到着するクロック信
号の時間のズレ）によるレーシングを防止するようにし
ている。
しかし、上記のようなりロックスキューによる悪影響は
実際にチップ上のレイアウトを行った時点で判明するこ
とが多いから、かなりの時間を要するばかりか、デイレ
イセルを置く場所がないことがある。こうしたデイレイ
を後で挿入するケースは実際にはかなり多く、時間的に
無駄となり、タイミング的に合わせるのが難しいから、
手間もかかってしまう。例えば、実際にチップを作った
場合にレーシング防止とのためにどうしてもデイレイセ
ルを置きたい場合、適当な置き場所がないと相当前れた
位置に置かれることになって配線長の増大を招く。特に
、ＣＭＯＳケートアレイのように自動でセルを置く場合
にはこのようなデイレイセルの挿入は不可能である。
実際にチップ上のレイアウトを行った時点で判明するこ
とが多いから、かなりの時間を要するばかりか、デイレ
イセルを置く場所がないことがある。こうしたデイレイ
を後で挿入するケースは実際にはかなり多く、時間的に
無駄となり、タイミング的に合わせるのが難しいから、
手間もかかってしまう。例えば、実際にチップを作った
場合にレーシング防止とのためにどうしてもデイレイセ
ルを置きたい場合、適当な置き場所がないと相当前れた
位置に置かれることになって配線長の増大を招く。特に
、ＣＭＯＳケートアレイのように自動でセルを置く場合
にはこのようなデイレイセルの挿入は不可能である。
そこで本発明は、フリップフロップを複数段接続する場
合、クロックの遅れによるレーシングを防止して誤動作
を防くことのできる半導体集積回路装置を提供すること
を目的としている。
合、クロックの遅れによるレーシングを防止して誤動作
を防くことのできる半導体集積回路装置を提供すること
を目的としている。
本発明による半導体集積回路装置は上記目的達成のため
、トランスミソシリンゲートを有し、マスタフリップフ
ロップおよびスレイブフリップフロップの対により構成
されるマスタスレイブフリップフロップを複数段備え、
該トランスミソションゲートをクロック信号により制御
してマスタフリップフロップおよびスレイブフリップフ
ロツブの状Ｂを決定し、マスタスレイブフリップフロッ
プに入力されるデータをマスタフリップフロップあるい
はスレイブフリップフロップで保持するようにした半導
体集積回路装置において、前記スレイブフリップフロッ
プにゲート素子を設け、該ゲート素子の一方の入力端子
には前段のマスタスレイブフリップフロップのクロック
信号を人力するとともに、他方の入力端子には後段のマ
スタスレイブフリップフロップのクロック信号を入力し
、前段のマスタスレイブフリップフロップのクロック信
号と後段のマスタスレイプフリップフロノブのクロック
信号との論理の信号により該スレイブフリップフロツブ
のトランスミッションゲートを制御して、後段のマスタ
スレイブフリップフロップに入力されるデータとクロッ
ク信号のレーシングを防止するようにしている。
、トランスミソシリンゲートを有し、マスタフリップフ
ロップおよびスレイブフリップフロップの対により構成
されるマスタスレイブフリップフロップを複数段備え、
該トランスミソションゲートをクロック信号により制御
してマスタフリップフロップおよびスレイブフリップフ
ロツブの状Ｂを決定し、マスタスレイブフリップフロッ
プに入力されるデータをマスタフリップフロップあるい
はスレイブフリップフロップで保持するようにした半導
体集積回路装置において、前記スレイブフリップフロッ
プにゲート素子を設け、該ゲート素子の一方の入力端子
には前段のマスタスレイブフリップフロップのクロック
信号を人力するとともに、他方の入力端子には後段のマ
スタスレイブフリップフロップのクロック信号を入力し
、前段のマスタスレイブフリップフロップのクロック信
号と後段のマスタスレイプフリップフロノブのクロック
信号との論理の信号により該スレイブフリップフロツブ
のトランスミッションゲートを制御して、後段のマスタ
スレイブフリップフロップに入力されるデータとクロッ
ク信号のレーシングを防止するようにしている。
本発明では、スレイブフリップフロップにゲート素子が
設けられ、該ゲート素子の一方の入力端子には前段のマ
スクスレイプフリップフロツブのクロック信号が、他方
の入力端子には後段のマスタスレイブフリップフロップ
のクロック信号が入力すれ、該スレイブフリップフロツ
ブのトランスミッションゲ＝１・は前段のマスタスレイ
ブフリップフロップのクロック信号と後端のマスタスレ
イブフリップフロップのクロック信号との論理の信号に
より制御される。
設けられ、該ゲート素子の一方の入力端子には前段のマ
スクスレイプフリップフロツブのクロック信号が、他方
の入力端子には後段のマスタスレイブフリップフロップ
のクロック信号が入力すれ、該スレイブフリップフロツ
ブのトランスミッションゲ＝１・は前段のマスタスレイ
ブフリップフロップのクロック信号と後端のマスタスレ
イブフリップフロップのクロック信号との論理の信号に
より制御される。
したがって、後段のマスタスレイブフリップフロップに
入力されるクロック信号が配線長等のデイレイによって
遅れることがあっても、ゲート素子によって後段のマス
タスレイブフリップフロップに入力されるクロック信号
が立ち上がらない−限り、前段のマスタスレイブフリッ
プフロップのデータはマスタフリップフロップ側に保持
されたままである。その結果、マスタスレイブフリップ
フロップの出力側にデイレイセルを挿入する必要がなく
（シたがって、時間および手間を増大させることなく）
、クロックスキューによるレーシングを適切に防止する
ことができる。
入力されるクロック信号が配線長等のデイレイによって
遅れることがあっても、ゲート素子によって後段のマス
タスレイブフリップフロップに入力されるクロック信号
が立ち上がらない−限り、前段のマスタスレイブフリッ
プフロップのデータはマスタフリップフロップ側に保持
されたままである。その結果、マスタスレイブフリップ
フロップの出力側にデイレイセルを挿入する必要がなく
（シたがって、時間および手間を増大させることなく）
、クロックスキューによるレーシングを適切に防止する
ことができる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、第３図に示す従来例と同一構成部分
には同一番号を付して説明を省略する。第１図において
、２１．２２はマスタスレイブフリップフロップであり
、マスタスレイブフリップフロップ２１．２２は図示の
ように複数段（図中では２段）接続されてシフトレジス
ク、カウント回路等を構成している。マスタスレイブフ
リップフロップ（前段のマスタスレイブフリップフロッ
プ）２１およびマスタスレイブフリップフロップ（後段
のマスタスレイブフリップフロップ）２２は同一の回路
により構成されているのでマスタスレイブフリップフロ
ップ２１を例に採り説明すると、マスタスレイブフリッ
プフロップ２１ばマスタフリツブフロップ２およびスレ
イブフリップフロップ２３からなり、マスクフリップフ
ロップ２は従来例のものと同一であり、マスタスレイブ
フリップフロップ２３はインバータ９〜１１、トランス
ミ・ノションゲート１２．１３およびアンドゲート２４
により構成される。アンドゲート２４の一方の入力端子
にはクロックＣＫが入力されるとともに、その他方の入
力端子には後段のマスタスレイブフリップフロップ２２
に入力されるクロックＣＫ２が入力され、アントゲ−１
・２４はＣＫとＣＫ ２との論理和（ＡＮＤ）をとり、
その論理和をスレイブフリ・ノブフロップ２３のトラン
スミッション１２、トランスミッション１３のクロック
入力としてインバータ１１、トランスミッション１３に
それぞれ出力する。ここで、２５はマスタスレイブフリ
ップフロップ２２に入力されるクロックＣＫ２がクロッ
クＣＫに対しである遅れがあることを示すためのデイレ
イを示しており、デイレイ２５はデイレイセルが加わる
場合、配線長が長い場合の何れの遅れをも意味している
。
例を示す図であり、第３図に示す従来例と同一構成部分
には同一番号を付して説明を省略する。第１図において
、２１．２２はマスタスレイブフリップフロップであり
、マスタスレイブフリップフロップ２１．２２は図示の
ように複数段（図中では２段）接続されてシフトレジス
ク、カウント回路等を構成している。マスタスレイブフ
リップフロップ（前段のマスタスレイブフリップフロッ
プ）２１およびマスタスレイブフリップフロップ（後段
のマスタスレイブフリップフロップ）２２は同一の回路
により構成されているのでマスタスレイブフリップフロ
ップ２１を例に採り説明すると、マスタスレイブフリッ
プフロップ２１ばマスタフリツブフロップ２およびスレ
イブフリップフロップ２３からなり、マスクフリップフ
ロップ２は従来例のものと同一であり、マスタスレイブ
フリップフロップ２３はインバータ９〜１１、トランス
ミ・ノションゲート１２．１３およびアンドゲート２４
により構成される。アンドゲート２４の一方の入力端子
にはクロックＣＫが入力されるとともに、その他方の入
力端子には後段のマスタスレイブフリップフロップ２２
に入力されるクロックＣＫ２が入力され、アントゲ−１
・２４はＣＫとＣＫ ２との論理和（ＡＮＤ）をとり、
その論理和をスレイブフリ・ノブフロップ２３のトラン
スミッション１２、トランスミッション１３のクロック
入力としてインバータ１１、トランスミッション１３に
それぞれ出力する。ここで、２５はマスタスレイブフリ
ップフロップ２２に入力されるクロックＣＫ２がクロッ
クＣＫに対しである遅れがあることを示すためのデイレ
イを示しており、デイレイ２５はデイレイセルが加わる
場合、配線長が長い場合の何れの遅れをも意味している
。
したがって、マスタスレイブフリップフロップ２１のマ
スク側、スレイブ側のうちマスク側は従来例と同様であ
り、スレイブ側のトランスミッション１２、トランスミ
ッション１３に入る信号がクロックＣＫ ２とＣＫとの
ＡＮＤにより制御されることになる。
スク側、スレイブ側のうちマスク側は従来例と同様であ
り、スレイブ側のトランスミッション１２、トランスミ
ッション１３に入る信号がクロックＣＫ ２とＣＫとの
ＡＮＤにより制御されることになる。
以上の構成において、ＣＫが立ち上がる前はトランスミ
ッションゲート７がＯＮ、トランスミソションゲ−１−
８が０ＦＦＬ、トランスミッションゲート１２はＯＦＦ
であるため、ＤＡＴＡはトランスミッションゲート１２
の直前で保持されたままとなる。次に、第３図に示すマ
スタスレイブフリップフロップ１の場合、ＣＫが立ち上
がれば、トランスミッションゲート１２がＯＮ、トラン
スミッションゲート１３がＯＦＦしてＤＡＴＡは、Ｑに
出力されることになるが、本実施例のマスタスレイブフ
リップフロツブ２１では、・ＣＫと次段マスタスレイブ
フリップフロップ２２のＣＫ２とのＡＮＤによりスレイ
ブ側のトランスミッションゲート１２、トランスミッシ
ョンゲート１３が制御されるため、ＣＫ２が立ち上がっ
た時点でトランスミソションゲ一ト１２がＯＮｌ トラ
ンスミッションゲート１３が０ＦＦＬ、ＤＡＴＡはＱに
出力される。これにより、ＣＫで取り込んだＤＡＴＡは
ＣＫ２が立ら上がらない限り、Ｑに出力されず、クロッ
クスキューによるレーシングを確実に防止することがで
きる。
ッションゲート７がＯＮ、トランスミソションゲ−１−
８が０ＦＦＬ、トランスミッションゲート１２はＯＦＦ
であるため、ＤＡＴＡはトランスミッションゲート１２
の直前で保持されたままとなる。次に、第３図に示すマ
スタスレイブフリップフロップ１の場合、ＣＫが立ち上
がれば、トランスミッションゲート１２がＯＮ、トラン
スミッションゲート１３がＯＦＦしてＤＡＴＡは、Ｑに
出力されることになるが、本実施例のマスタスレイブフ
リップフロツブ２１では、・ＣＫと次段マスタスレイブ
フリップフロップ２２のＣＫ２とのＡＮＤによりスレイ
ブ側のトランスミッションゲート１２、トランスミッシ
ョンゲート１３が制御されるため、ＣＫ２が立ち上がっ
た時点でトランスミソションゲ一ト１２がＯＮｌ トラ
ンスミッションゲート１３が０ＦＦＬ、ＤＡＴＡはＱに
出力される。これにより、ＣＫで取り込んだＤＡＴＡは
ＣＫ２が立ら上がらない限り、Ｑに出力されず、クロッ
クスキューによるレーシングを確実に防止することがで
きる。
すなわち、マスタスレイブフリップフロップ２１に入力
されるクロックＣＫと次段のマスタスレイブフリップフ
ロップ２２に入力さるクロックＣＫ ２とが第２図に示
すようにずれている場合、ＣＫがＨレベルになったとし
てもＣＫ２がＬレベルのままのときはアンドゲート２４
の出力ＢもＬレベルのままであり、ＣＫ ｚがＨレベル
になるまではインバータ１１、トランスミッションゲー
ト１３にクロック信号が出力されないから、そのクロッ
クでスレイブフリップフロップ２３がデータＡを取り込
むことはない。
されるクロックＣＫと次段のマスタスレイブフリップフ
ロップ２２に入力さるクロックＣＫ ２とが第２図に示
すようにずれている場合、ＣＫがＨレベルになったとし
てもＣＫ２がＬレベルのままのときはアンドゲート２４
の出力ＢもＬレベルのままであり、ＣＫ ｚがＨレベル
になるまではインバータ１１、トランスミッションゲー
ト１３にクロック信号が出力されないから、そのクロッ
クでスレイブフリップフロップ２３がデータＡを取り込
むことはない。
したがって、本実施例ではアンドゲート２４を追加する
のみという簡単な構成でクロックスキューによるレーシ
ングを確実に防止することができ、デイレイセルを後に
挿入する必要がないから、挿人に要する時間および手間
を省くことができ、コストを大幅に低減させることがで
きる。このように本発明に係る半導体集積回路装置を用
いればスキュー的なレーシングを考えることなく設計を
行うことができるから効率化を図る上で有効であり、特
にＣＭＯＳゲートアレイ等自動配線を行う場合に極めて
有効である。
のみという簡単な構成でクロックスキューによるレーシ
ングを確実に防止することができ、デイレイセルを後に
挿入する必要がないから、挿人に要する時間および手間
を省くことができ、コストを大幅に低減させることがで
きる。このように本発明に係る半導体集積回路装置を用
いればスキュー的なレーシングを考えることなく設計を
行うことができるから効率化を図る上で有効であり、特
にＣＭＯＳゲートアレイ等自動配線を行う場合に極めて
有効である。
なお、本実施例ではゲート素子としてアンドゲートを用
いているが、勿論これには限定されず、他のゲート素子
、例えばナントゲートを用いるようにしてもよいことは
言うまでもない。
いているが、勿論これには限定されず、他のゲート素子
、例えばナントゲートを用いるようにしてもよいことは
言うまでもない。
本発明によれば、フリップフロップを複数段接続する場
合、ゲート素子を追加するのみで、クロックの遅れによ
るレーシングを確実に防止することができ、誤動作を防
ぐことができる。
合、ゲート素子を追加するのみで、クロックの遅れによ
るレーシングを確実に防止することができ、誤動作を防
ぐことができる。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はその回路図、 第２図はその作用を説明するタイミングチャート、 第３〜６図は従来の半導体集積回路装置を示す図であり
、 第３図はその回路図、 第４図はそのフリップフロップを２段接続した場合の回
路図、 第５図は第４図に示す回路のタイミングチャート、 第６図はそのフリップフロップを２段接続した場合の問
題点を説明するための回路図である。 ２・・・・・・マスクフリップフロップ、４〜６．９〜
１１・・・・・・インバータ、７．８．１２．１３・・
・・・・トランスミッションゲート、２１・・・・・・
マスタスレイブフリップフロノブ（前段のマスタスレイ
ブフリップフロップ）、２２・・・・・・マスタスレイ
ブフリップフロップ（後段のマスタスレイブフリップフ
ロップ）、２３・・・・・・スレイブフリップフロップ
、２４・・・・・・アンドゲート（ゲート素子）、ＣＫ
・・・・・・クロック（前段のマスタスレイブフリップ
フロップ２１のクロック信号）、ＣＫ、・・・・・・ク
ロック（後段のマスタスレイブフリップフロップ２２の
クロック信号）、ＤえＤＡＴＡ・旧・・データ、 Ｑ、Ａ・・・・・・出力、 Ｂ・・・・・・アンド論理信号（論理信号）。 ト １ さ ぁ ロ ム へ ｍ ト 、さ へ 小 ト２へ〃ｔさ きへ１ベロ ｏト′く八ｒ＼ 々ｈ 一実施例の作用を説明するタイミングチャート第２図 第４図 従来の回路図 第３図 従来の第４図に示す回路のタイミングチャート第５図 従来の問題点４ 第 ：説明するだめの回路図 ６図
例を示す図であり、 第１図はその回路図、 第２図はその作用を説明するタイミングチャート、 第３〜６図は従来の半導体集積回路装置を示す図であり
、 第３図はその回路図、 第４図はそのフリップフロップを２段接続した場合の回
路図、 第５図は第４図に示す回路のタイミングチャート、 第６図はそのフリップフロップを２段接続した場合の問
題点を説明するための回路図である。 ２・・・・・・マスクフリップフロップ、４〜６．９〜
１１・・・・・・インバータ、７．８．１２．１３・・
・・・・トランスミッションゲート、２１・・・・・・
マスタスレイブフリップフロノブ（前段のマスタスレイ
ブフリップフロップ）、２２・・・・・・マスタスレイ
ブフリップフロップ（後段のマスタスレイブフリップフ
ロップ）、２３・・・・・・スレイブフリップフロップ
、２４・・・・・・アンドゲート（ゲート素子）、ＣＫ
・・・・・・クロック（前段のマスタスレイブフリップ
フロップ２１のクロック信号）、ＣＫ、・・・・・・ク
ロック（後段のマスタスレイブフリップフロップ２２の
クロック信号）、ＤえＤＡＴＡ・旧・・データ、 Ｑ、Ａ・・・・・・出力、 Ｂ・・・・・・アンド論理信号（論理信号）。 ト １ さ ぁ ロ ム へ ｍ ト 、さ へ 小 ト２へ〃ｔさ きへ１ベロ ｏト′く八ｒ＼ 々ｈ 一実施例の作用を説明するタイミングチャート第２図 第４図 従来の回路図 第３図 従来の第４図に示す回路のタイミングチャート第５図 従来の問題点４ 第 ：説明するだめの回路図 ６図
Claims (2)
- （１）トランスミッションゲートを有し、マスタフリッ
プフロップおよびスレイブフリップフロップの対により
構成されるマスタスレイブフリップフロップを複数段備
え、 該トランスミッションゲートをクロック信号により制御
してマスタフリップフロップおよびスレイブフリップフ
ロップの状態を決定し、マスタスレイブフリップフロッ
プに入力されるデータをマスタフリップフロップあるい
はスレイブフリップフロップで保持するようにした半導
体集積回路装置において、 前記スレイブフリップフロップにゲート素子を設け、 該ゲート素子の一方の入力端子には前段のマスタスレイ
ブフリップフロップのクロック信号を入力するとともに
、他方の入力端子には後段のマスタスレイブフリップフ
ロップのクロック信号を入力し、 前段のマスタスレイブフリップフロップのクロック信号
と後段のマスタスレイブフリップフロップのクロック信
号との論理の信号により該スレイブフリップフロップの
トランスミッションゲートを制御して、後段のマスタス
レイブフリップフロップに入力されるデータとクロック
信号のレーシングを防止するようにしたことを特徴とす
る半導体集積回路装置。 - （２）ゲート素子がアンドゲートで構成され、前段のマ
スタスレイブフリップフロップのクロック信号と後段の
マスタスレイブフリップフロップのクロック信号のアン
ド論理の信号によりスレイブフリップフロップのトラン
スミッションゲートを制御することを特徴とする請求項
１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226930A JPH0275218A (ja) | 1988-09-09 | 1988-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226930A JPH0275218A (ja) | 1988-09-09 | 1988-09-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0275218A true JPH0275218A (ja) | 1990-03-14 |
Family
ID=16852834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226930A Pending JPH0275218A (ja) | 1988-09-09 | 1988-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0275218A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0756382A3 (en) * | 1990-05-11 | 1997-03-19 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| KR19980064782A (ko) * | 1996-12-30 | 1998-10-07 | 이데이노부유키 | 플립플롭회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168415A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | ラツチ間伝送方式 |
-
1988
- 1988-09-09 JP JP63226930A patent/JPH0275218A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168415A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | ラツチ間伝送方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0756382A3 (en) * | 1990-05-11 | 1997-03-19 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| EP0456399B1 (en) * | 1990-05-11 | 1997-07-09 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| KR19980064782A (ko) * | 1996-12-30 | 1998-10-07 | 이데이노부유키 | 플립플롭회로 |
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