JPH03216898A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH03216898A JPH03216898A JP2013047A JP1304790A JPH03216898A JP H03216898 A JPH03216898 A JP H03216898A JP 2013047 A JP2013047 A JP 2013047A JP 1304790 A JP1304790 A JP 1304790A JP H03216898 A JPH03216898 A JP H03216898A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- latch circuit
- latch
- waveforms
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野〕
本発明は集積回路に関し、特にシフト・レシスタに関す
る。
る。
第４図に従来のシフト・レシスタの回路例を示す。第５
図に第４図の動作波形を示す。ラッチ回路ｌ４がシフト
レジスタの入力側で第５図のクロックＢがハイレベルの
ときにデータを読み込み、ロウレベルのときに読み込ん
だデータを保持する。
図に第４図の動作波形を示す。ラッチ回路ｌ４がシフト
レジスタの入力側で第５図のクロックＢがハイレベルの
ときにデータを読み込み、ロウレベルのときに読み込ん
だデータを保持する。
ラッチ回路１５は第５図のクロックＡがノ・イレベルの
ときにデータを読み込み、ロウレベルのときに読み込ん
だデータを保持する。
ときにデータを読み込み、ロウレベルのときに読み込ん
だデータを保持する。
第５図のクロックＢと、クロックＡは反転の関係にある
。
。
Ｑ１〜Ｑ４は、ラッチ回路１４〜ｌ７の出力で、図５に
その波形を示す。このように、ラッチ回路ｌ４のクロッ
クＢがハイ・レベルのとき読み込んだデータとクロック
Ｂがロウレベルのデータ保持期間にラッチ回路ｌ５の読
み込みクロックであるクロックＡはハイ・レベルである
為Ｑ１のデータを読み込む。ラッチ回路１６．１７も同
様に動作する。このようにして、データを次段のラッチ
回路に送って行く。
その波形を示す。このように、ラッチ回路ｌ４のクロッ
クＢがハイ・レベルのとき読み込んだデータとクロック
Ｂがロウレベルのデータ保持期間にラッチ回路ｌ５の読
み込みクロックであるクロックＡはハイ・レベルである
為Ｑ１のデータを読み込む。ラッチ回路１６．１７も同
様に動作する。このようにして、データを次段のラッチ
回路に送って行く。
このとき問題となるのは、第５図のｔ，の期間である。
クロックＡとクロックＢは、インハータ１８を介して作
られている為、ｔ１たけ、クロックＡとクロックＢが、
両方共にハイ・レベルになる期間ができてしまう。通常
は、このｔ１の期間がなくなるように、集積回路の配線
レイアウトで、第４図のＺ〜Ｘ間、Ｗ〜Ｙ間の配線抵抗
考えなから作成している。しかし、今後はコンピュータ
を使用しての自動配線等が進んで行くと、このような精
密な配線レイアウトは困難になり、また、半導体の製造
技術か進むたびに計算しなおさなければならない。
られている為、ｔ１たけ、クロックＡとクロックＢが、
両方共にハイ・レベルになる期間ができてしまう。通常
は、このｔ１の期間がなくなるように、集積回路の配線
レイアウトで、第４図のＺ〜Ｘ間、Ｗ〜Ｙ間の配線抵抗
考えなから作成している。しかし、今後はコンピュータ
を使用しての自動配線等が進んで行くと、このような精
密な配線レイアウトは困難になり、また、半導体の製造
技術か進むたびに計算しなおさなければならない。
本発明はソフト・レシスタを構成しているラッチ回路の
クロックをシフト・レジスタの出力側のラ，チ回路から
読み込みクロックと反転手段とラッチ回路毎に介して前
段のラッチ回路の読み込みクロックとする。
クロックをシフト・レジスタの出力側のラ，チ回路から
読み込みクロックと反転手段とラッチ回路毎に介して前
段のラッチ回路の読み込みクロックとする。
第１図が本発明の一実施例である。ラッチ回路１〜４の
読み込みクロックはＣｌｏｃｋ １を基にインハータ５
〜８を介して前段のラ，千回路に伝達している。第２図
に各々の段の読み込みクロックＡ〜Ｄ及ひランチ回路各
々の出力Ｑ１〜Ｑ４の波形を示す。第２図のＡ〜Ｄの波
形は各々インハータ１段分のティレイがある。波形Ｄ，
Ｃは両方がハイ・レベルの期間があるか、ラッチ回路１
の出力が安定期間である為に問題ない。波形ＡＢも同様
である。第３図は第１図のラッチ回路の内部構成である
。
読み込みクロックはＣｌｏｃｋ １を基にインハータ５
〜８を介して前段のラ，千回路に伝達している。第２図
に各々の段の読み込みクロックＡ〜Ｄ及ひランチ回路各
々の出力Ｑ１〜Ｑ４の波形を示す。第２図のＡ〜Ｄの波
形は各々インハータ１段分のティレイがある。波形Ｄ，
Ｃは両方がハイ・レベルの期間があるか、ラッチ回路１
の出力が安定期間である為に問題ない。波形ＡＢも同様
である。第３図は第１図のラッチ回路の内部構成である
。
このように回路を構成すれは、配線抵抗をあまり気にせ
す配線レイアウトができ、又半導体製造技術が進んでも
この回路構成は、そのまま使用てきるという効果を有す
る。
す配線レイアウトができ、又半導体製造技術が進んでも
この回路構成は、そのまま使用てきるという効果を有す
る。
４
第１図は本発明の一実施例図、第２図はそのタイミンク
図、第３図は第１図の各ラッチの構成図、第４図は従来
例図、第５図はそのタイミング図である。
図、第３図は第１図の各ラッチの構成図、第４図は従来
例図、第５図はそのタイミング図である。
Claims (1)
- 半導体基板上に複数のラッチ回路と、該ラッチ回路で構
成されるシフト・レジスタを有し、該シフト・レジスタ
のデータ出力側からラッチ回路の読み込みクロックを反
転手段を介しながら前段のラッチ回路の読み込みクロッ
クとして伝達することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013047A JPH03216898A (ja) | 1990-01-22 | 1990-01-22 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013047A JPH03216898A (ja) | 1990-01-22 | 1990-01-22 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216898A true JPH03216898A (ja) | 1991-09-24 |
Family
ID=11822208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013047A Pending JPH03216898A (ja) | 1990-01-22 | 1990-01-22 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526962A (ja) * | 1998-10-27 | 2003-09-09 | イーヴイエスエックス インコーポレイテッド | 論理回路の同期をとるための方法および装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150598A (ja) * | 1985-12-25 | 1987-07-04 | Nec Corp | 多段ラツチ回路 |
| JPS63224100A (ja) * | 1987-03-13 | 1988-09-19 | Nippon Precision Saakitsutsu Kk | シフトレジスタ |
-
1990
- 1990-01-22 JP JP2013047A patent/JPH03216898A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150598A (ja) * | 1985-12-25 | 1987-07-04 | Nec Corp | 多段ラツチ回路 |
| JPS63224100A (ja) * | 1987-03-13 | 1988-09-19 | Nippon Precision Saakitsutsu Kk | シフトレジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526962A (ja) * | 1998-10-27 | 2003-09-09 | イーヴイエスエックス インコーポレイテッド | 論理回路の同期をとるための方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0786525B2 (ja) | 診断回路 | |
| JPS63228206A (ja) | クロツク分配方式 | |
| JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置 | |
| JPH03216898A (ja) | 集積回路 | |
| JPS63204355A (ja) | デ−タ転送制御回路 | |
| US5778037A (en) | Method for the resetting of a shift register and associated register | |
| JP2632512B2 (ja) | 半導体集積回路 | |
| JPH0453449B2 (ja) | ||
| JPH01196790A (ja) | 半導体メモリ装置 | |
| JPH11108995A (ja) | 関数クロック発生回路およびそれを用いたシフトレジスタ回路 | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JP2003255025A (ja) | 半導体集積回路 | |
| JP2646561B2 (ja) | クロック分配回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JPH11166959A (ja) | スキャンパス回路 | |
| JPH0261569A (ja) | シリアルシフトレジスタ | |
| JPH05327435A (ja) | 半導体集積回路装置 | |
| JPS6211930A (ja) | デ−タ伝送装置 | |
| JPH01183211A (ja) | 信号保持回路 | |
| JP2702147B2 (ja) | 集積回路のテストモード設定回路 | |
| JPH0275218A (ja) | 半導体集積回路装置 | |
| JPH0217516A (ja) | クロック信号供給回路装置 | |
| JP2972719B2 (ja) | 半導体集積回路装置及びその配置方法 | |
| JPH0273713A (ja) | 半導体集積回路のクロックラインバッフア回路 | |
| KR100197411B1 (ko) | 전전자 교환기의 시프트를 이용한 인식 신호 발생회로 |