JPH027532B2 - - Google Patents
Info
- Publication number
- JPH027532B2 JPH027532B2 JP57158503A JP15850382A JPH027532B2 JP H027532 B2 JPH027532 B2 JP H027532B2 JP 57158503 A JP57158503 A JP 57158503A JP 15850382 A JP15850382 A JP 15850382A JP H027532 B2 JPH027532 B2 JP H027532B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- base
- switch
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は入力クランプ回路を設けたアナログ
スイツチに関するものである。
スイツチに関するものである。
第１図に従来の２入力アナログスイツチの回路
例を示す。図において、Q1A，Q1B，Q2A，Q2B，
Q3A，Q3B，Q4A，Q4Bはトランジスタ、IA，IBは定
電流源、R1A，R1B，R2A，R2B，RLは抵抗、Ａ，
Ｂ、は入力端子、OUTは出力端子、V1はバイア
ス電圧、VA，VBは互いに逆相の制御信号、Vcc
は電源電圧である。
例を示す。図において、Q1A，Q1B，Q2A，Q2B，
Q3A，Q3B，Q4A，Q4Bはトランジスタ、IA，IBは定
電流源、R1A，R1B，R2A，R2B，RLは抵抗、Ａ，
Ｂ、は入力端子、OUTは出力端子、V1はバイア
ス電圧、VA，VBは互いに逆相の制御信号、Vcc
は電源電圧である。
制御信号VAが“Ｈ”の場合、トランジスタQ4A
がオン状態となり、逆にトランジスタQ4Bはオフ
状態となる。すると、トランジスタQ2Aのベース
が接地されるためトランジスタQ2Aはオフとな
り、トランジスタQ1Aはエミツタフオロワとして
働き、トランジスタQ3Aのベースバイアス電圧を
与える。従つてトランジスタQ3Aもエミツタフオ
ロワとして働くこととなり、入力信号Ａはトラン
ジスタQ1A，Q3Aを通して出力されることとなる。
ここで出力OUTのDC電圧はトランジスタQ1A，
Q3Aのベース・エミツタ間電圧で相殺され、ほぼ
入力DCバイアス電圧V1に等しくなる。
がオン状態となり、逆にトランジスタQ4Bはオフ
状態となる。すると、トランジスタQ2Aのベース
が接地されるためトランジスタQ2Aはオフとな
り、トランジスタQ1Aはエミツタフオロワとして
働き、トランジスタQ3Aのベースバイアス電圧を
与える。従つてトランジスタQ3Aもエミツタフオ
ロワとして働くこととなり、入力信号Ａはトラン
ジスタQ1A，Q3Aを通して出力されることとなる。
ここで出力OUTのDC電圧はトランジスタQ1A，
Q3Aのベース・エミツタ間電圧で相殺され、ほぼ
入力DCバイアス電圧V1に等しくなる。
一方、入力信号Ｂ側は制御信号VBが“Ｌ”で
トランジスタQ4Bがオフ状態となつており、トラ
ンジスタQ2Bのベースが抵抗R2Bを通して電源電
圧Vccにつり上げられるため、トランジスタQ2Bが
導通し、逆にトランジスタQ1Bはエミツタ電位が
つり上げられオフ状態となる。従つて、入力信号
Ｂは出力OUTに伝達されず、スイツチオフ状態
となつている。
トランジスタQ4Bがオフ状態となつており、トラ
ンジスタQ2Bのベースが抵抗R2Bを通して電源電
圧Vccにつり上げられるため、トランジスタQ2Bが
導通し、逆にトランジスタQ1Bはエミツタ電位が
つり上げられオフ状態となる。従つて、入力信号
Ｂは出力OUTに伝達されず、スイツチオフ状態
となつている。
ここで、問題となるのは、トランジスタQ1B，
Q2Bの両ベース間電圧で、この電位差がトランジ
スタQ2Bのベース・エミツタ間電圧とトランジス
タQ1Bのエミツタ・ベース間ツエナ電圧の和以上
となると、トランジスタQ1Bのベース・エミツタ
間に逆降伏電流が流れる。そしてこれはトランジ
スタQ1BのhFEの低下などをまねき、制御信号VB
が“Ｈ”で、入力信号Ｂが出力OUTに伝達され
る場合、入力バイアス電流の増加など特性面での
劣化が生じる。特に電源電圧Vccが高い場合には
注意を要する。
Q2Bの両ベース間電圧で、この電位差がトランジ
スタQ2Bのベース・エミツタ間電圧とトランジス
タQ1Bのエミツタ・ベース間ツエナ電圧の和以上
となると、トランジスタQ1Bのベース・エミツタ
間に逆降伏電流が流れる。そしてこれはトランジ
スタQ1BのhFEの低下などをまねき、制御信号VB
が“Ｈ”で、入力信号Ｂが出力OUTに伝達され
る場合、入力バイアス電流の増加など特性面での
劣化が生じる。特に電源電圧Vccが高い場合には
注意を要する。
こうした場合、通常考えれるのはトランジスタ
Q2A，Q2Bのベースに与える制御電圧をツエナダ
イオードなどでクランプすることであり、そのよ
うにした従来のアナログスイツチの一部を第２図
に示す。
Q2A，Q2Bのベースに与える制御電圧をツエナダ
イオードなどでクランプすることであり、そのよ
うにした従来のアナログスイツチの一部を第２図
に示す。
第２図において、Q1はベースに入力Ａが与え
らる入力トランジスタ、Q2はトランジスタQ1と
同極性でエミツタが互いに共通接続されたスイツ
チトランジスタ、Q4はエミツタが接地されコレ
クタが上記スイツチトランジスタQ2のベースに
接続され制御信号VAに応じてスイツチトランジ
スタQ2のオン、オフ制御を行なう制御トランジ
スタ、Q3はコレクタが接地されベースが上記ト
ランジスタQ1，Q2の共通エミツタに接続されエ
ミツタから出力OUTがとり出される出力トラン
ジスタ、Ｉはアースと上記共通エミツタ間に接続
された定電流源、V1はトランジスタQ1に与えら
れるバイアス電圧、R1，R2，RLは抵抗である。
またZDは上記トランジスタQ4オフ時にトランジ
スタQ2にツエナー電圧分のベースバイアスを与
えるツエナダイオードである。
らる入力トランジスタ、Q2はトランジスタQ1と
同極性でエミツタが互いに共通接続されたスイツ
チトランジスタ、Q4はエミツタが接地されコレ
クタが上記スイツチトランジスタQ2のベースに
接続され制御信号VAに応じてスイツチトランジ
スタQ2のオン、オフ制御を行なう制御トランジ
スタ、Q3はコレクタが接地されベースが上記ト
ランジスタQ1，Q2の共通エミツタに接続されエ
ミツタから出力OUTがとり出される出力トラン
ジスタ、Ｉはアースと上記共通エミツタ間に接続
された定電流源、V1はトランジスタQ1に与えら
れるバイアス電圧、R1，R2，RLは抵抗である。
またZDは上記トランジスタQ4オフ時にトランジ
スタQ2にツエナー電圧分のベースバイアスを与
えるツエナダイオードである。
ここで、トランジスタQ4がオフ状態、即ち、
トランジスタQ2がオン状態となつて、入力信号
Ａは伝達されず、スイツチオフモードとなつてい
る場合を考える。この時、トランジスタQ2のベ
ース電圧は、電源Vccより抵抗R2を介してツエナ
ダイオードZDでバイアスされるため、ツエナー
電圧VZとなる。
トランジスタQ2がオン状態となつて、入力信号
Ａは伝達されず、スイツチオフモードとなつてい
る場合を考える。この時、トランジスタQ2のベ
ース電圧は、電源Vccより抵抗R2を介してツエナ
ダイオードZDでバイアスされるため、ツエナー
電圧VZとなる。
この時、入力信号Ａがツエナー電圧VZ以上と
なると、トランジスタQ1がオフ状態よりオン状
態に変わり、逆にトランジスタQ2がオフ状態と
なつて、出力OUTには入力信号が伝達されてし
まう。即ち、スイツチオフモードであるにもかか
わらず、入力信号が出力にもれることとなる。特
に電源電圧Vccが高くなると、トランジスタQ1の
ベースバイアス電圧V1もこれに比例して高くな
るため、入力信号Ａのダイナミツクレンジとして
はVZ−V1分しかなく、振幅が大きくとれない欠
点をもつ。
なると、トランジスタQ1がオフ状態よりオン状
態に変わり、逆にトランジスタQ2がオフ状態と
なつて、出力OUTには入力信号が伝達されてし
まう。即ち、スイツチオフモードであるにもかか
わらず、入力信号が出力にもれることとなる。特
に電源電圧Vccが高くなると、トランジスタQ1の
ベースバイアス電圧V1もこれに比例して高くな
るため、入力信号Ａのダイナミツクレンジとして
はVZ−V1分しかなく、振幅が大きくとれない欠
点をもつ。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、入力信号がベース
に加えられる入力トランジスタと、該トランジス
タと同極性でエミツタが共通接続されたスイツチ
トランジスタと、上記入力トランジスタ、スイツ
チトランジスタの共通エミツタと接地との間に接
続された定電流源と、制御信号に応じて上記スイ
ツチトランジスタをオン、オフ制御する制御トラ
ンジスタと、上記共通エミツタから出力信号を取
り出すための出力トランジスタとを備え、さらに
相互に直列かつ逆方向に接続された２個以上のツ
エナーダイオードからなる入力クランプ回路を上
記スイツチトランジスタのベースと上記入力トラ
ンジスタのベースバイアス点との間に接続するこ
とにより、上記スイツチトランジスタのベース電
位をもち上げて、大振幅の入力時における入力ト
ランジスタの逆バイアスを防ぐことができるよう
にしたアナログスイツチを提供することを目的と
している。
去するためになされたもので、入力信号がベース
に加えられる入力トランジスタと、該トランジス
タと同極性でエミツタが共通接続されたスイツチ
トランジスタと、上記入力トランジスタ、スイツ
チトランジスタの共通エミツタと接地との間に接
続された定電流源と、制御信号に応じて上記スイ
ツチトランジスタをオン、オフ制御する制御トラ
ンジスタと、上記共通エミツタから出力信号を取
り出すための出力トランジスタとを備え、さらに
相互に直列かつ逆方向に接続された２個以上のツ
エナーダイオードからなる入力クランプ回路を上
記スイツチトランジスタのベースと上記入力トラ
ンジスタのベースバイアス点との間に接続するこ
とにより、上記スイツチトランジスタのベース電
位をもち上げて、大振幅の入力時における入力ト
ランジスタの逆バイアスを防ぐことができるよう
にしたアナログスイツチを提供することを目的と
している。
以下、本発明の一実施例を図について説明す
る。
る。
第３図は本発明の一実施例によるアナログスイ
ツチの一部を示す回路図であり、図において、第
２図と同一符号は同一のものを示す。１０は相互
に直列かつ逆方向に接続されたツエナーダイオー
ドZD1，ZD2からなる入力クランプ回路である。
そしてこの入力クランプ回路１０はトランジスタ
Q2のベースとトランジスタQ1のベースバイアス
電圧V1との間に接続されている。
ツチの一部を示す回路図であり、図において、第
２図と同一符号は同一のものを示す。１０は相互
に直列かつ逆方向に接続されたツエナーダイオー
ドZD1，ZD2からなる入力クランプ回路である。
そしてこの入力クランプ回路１０はトランジスタ
Q2のベースとトランジスタQ1のベースバイアス
電圧V1との間に接続されている。
次に作用効果について説明する。
今、トランジスタQ4のオフ状態を考えると、
トランジスタQ2のベース電圧はツエナーダイオ
ードの順方向電圧をVfとした時V1＋VZ＋Vfとな
る。そしてトランジスタQ1のベース電圧、即ち
入力信号振幅がこの電圧V1＋VZ＋Vfを越えない
限り、入力信号Ａの出力へのもれは生じない。
トランジスタQ2のベース電圧はツエナーダイオ
ードの順方向電圧をVfとした時V1＋VZ＋Vfとな
る。そしてトランジスタQ1のベース電圧、即ち
入力信号振幅がこの電圧V1＋VZ＋Vfを越えない
限り、入力信号Ａの出力へのもれは生じない。
また、このレベルはバイアス電圧V1に比例し
て変化するため、入力信号Ａのダイナミツクレン
ジとしてはVf＋VZとなり、電源電圧Vccによる変
動はない。
て変化するため、入力信号Ａのダイナミツクレン
ジとしてはVf＋VZとなり、電源電圧Vccによる変
動はない。
更に入力クランプ回路１０が直接トランジスタ
Q1のベースに接続されていないため入力容量の
増加などがなく、DCから高周波まで位相回転の
少ないアナログスイツチを構成できる。
Q1のベースに接続されていないため入力容量の
増加などがなく、DCから高周波まで位相回転の
少ないアナログスイツチを構成できる。
以上のように本発明によれば、入力信号がベー
スに加えられる入力トランジスタと、エミツタが
上記入力トランジスタと共通接続されたスイツチ
トランジスタと、上記入力トランジスタ、スイツ
チトランジスタの共通エミツタと接地との間に接
続された定電流源と、制御信号に応じて該スイツ
チトランジスタをオン、オフ制御する制御トラン
ジスタと、コレクタが接地されベースが上記共通
エミツタに接続されエミツタより出力信号が取り
出される出力トランジスタとを備え、さらに相互
に直列かつ逆方向に接続された２個以上のツエナ
ーダイオードからなる入力クランプ回路を上記ス
イツチトランジスタのベースと上記入力トランジ
スタのベースバイアス点との間に接続することに
より、該スイツチトランジスタのベース電位をも
ち上げるようにしたので、大振幅入力時における
入力トランジスタの逆バイアスを防ぐことがで
き、また、入力ダイナミツクレンジを大きくとれ
るとともに、入力容量の増加がないため入力信号
の位相回転が少ないという効果がある。
スに加えられる入力トランジスタと、エミツタが
上記入力トランジスタと共通接続されたスイツチ
トランジスタと、上記入力トランジスタ、スイツ
チトランジスタの共通エミツタと接地との間に接
続された定電流源と、制御信号に応じて該スイツ
チトランジスタをオン、オフ制御する制御トラン
ジスタと、コレクタが接地されベースが上記共通
エミツタに接続されエミツタより出力信号が取り
出される出力トランジスタとを備え、さらに相互
に直列かつ逆方向に接続された２個以上のツエナ
ーダイオードからなる入力クランプ回路を上記ス
イツチトランジスタのベースと上記入力トランジ
スタのベースバイアス点との間に接続することに
より、該スイツチトランジスタのベース電位をも
ち上げるようにしたので、大振幅入力時における
入力トランジスタの逆バイアスを防ぐことがで
き、また、入力ダイナミツクレンジを大きくとれ
るとともに、入力容量の増加がないため入力信号
の位相回転が少ないという効果がある。
第１図および第２図は従来のアナログスイツチ
の一例の回路図、第３図は本発明の一実施例によ
るアナログスイツチの回路図である。 Q1…入力トランジスタ、Q2…スイツチトラン
ジスタ、Q3…出力トランジスタ、Q4…制御トラ
ンジスタ、Ｉ…定電流源、１０…入力クランプ回
路、ZD1，ZD2…ツエナーダイオード。
の一例の回路図、第３図は本発明の一実施例によ
るアナログスイツチの回路図である。 Q1…入力トランジスタ、Q2…スイツチトラン
ジスタ、Q3…出力トランジスタ、Q4…制御トラ
ンジスタ、Ｉ…定電流源、１０…入力クランプ回
路、ZD1，ZD2…ツエナーダイオード。
Claims (1)
- １ 入力信号がベースに加えられる入力トランジ
スタと、該入力トランジスタと同極性でエミツタ
が互いに共通接続されたスイツチトランジスタ
と、上記入力トランジスタ、スイツチトランジス
タの共通エミツタと接地との間に接続された定電
流源と、制御信号に応じて該スイツチトランジス
タをオン、オフ制御する制御トランジスタと、上
記入力トランジスタとスイツチトランジスタの共
通エミツタから出力信号を取り出すための出力ト
ランジスタと、相互に直列かつ逆方向に接続され
た２個以上のツエナーダイオードからなり一端が
上記スイツチトランジスタのベースに他端が上記
入力トランジスタのベースバイアス点に接続され
た入力クランプ回路とを備えたことを特徴とする
アナログスイツチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158503A JPS5947841A (ja) | 1982-09-09 | 1982-09-09 | アナログスイツチ |
| US06/530,826 US4588902A (en) | 1982-09-09 | 1983-09-09 | Analog switching circuit with Zener diode input clamp |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158503A JPS5947841A (ja) | 1982-09-09 | 1982-09-09 | アナログスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5947841A JPS5947841A (ja) | 1984-03-17 |
| JPH027532B2 true JPH027532B2 (ja) | 1990-02-19 |
Family
ID=15673155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57158503A Granted JPS5947841A (ja) | 1982-09-09 | 1982-09-09 | アナログスイツチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4588902A (ja) |
| JP (1) | JPS5947841A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113310U (ja) * | 1984-12-19 | 1986-07-17 | ||
| JPH0539524Y2 (ja) * | 1986-11-10 | 1993-10-07 | ||
| US7245174B2 (en) * | 2004-09-23 | 2007-07-17 | Zetex Plc | Analogue switch |
| JP5266084B2 (ja) * | 2009-02-17 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 過電流保護回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3584920A (en) * | 1969-05-20 | 1971-06-15 | Us Army | Sampling device |
| US3965374A (en) * | 1975-05-05 | 1976-06-22 | Bell Telephone Laboratories, Incorporated | Circuit for controlling the switching times of inverting switching devices |
| US4138612A (en) * | 1977-09-12 | 1979-02-06 | The Perkin-Elmer Corporation | Circuit having adjustable clipping level |
| JPS59171B2 (ja) * | 1977-11-30 | 1984-01-05 | 株式会社日立製作所 | 電子切替回路 |
| JPS54106161A (en) * | 1978-02-08 | 1979-08-20 | Saun Design Japan:Kk | Switch circuit |
| JPS55159630A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Analog switch |
-
1982
- 1982-09-09 JP JP57158503A patent/JPS5947841A/ja active Granted
-
1983
- 1983-09-09 US US06/530,826 patent/US4588902A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5947841A (ja) | 1984-03-17 |
| US4588902A (en) | 1986-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2669389B2 (ja) | 電圧電流変換回路 | |
| JPH0449287B2 (ja) | ||
| JPH027532B2 (ja) | ||
| US3970868A (en) | Phase comparator | |
| JP2533201B2 (ja) | Ａｍ検波回路 | |
| JPH0479171B2 (ja) | ||
| JPH0622325B2 (ja) | レベル変換回路 | |
| JP2586601B2 (ja) | カレントミラー回路 | |
| JP2557552B2 (ja) | ピーククリップ回路 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JPS6221049Y2 (ja) | ||
| JPS6110333Y2 (ja) | ||
| JPH0726737Y2 (ja) | 間欠供給型の定電流源回路 | |
| JPH0633713Y2 (ja) | アナログ・スイッチ回路 | |
| JPS6337528B2 (ja) | ||
| JP2553676B2 (ja) | クランプ回路 | |
| JPH0347775B2 (ja) | ||
| JPS6122345Y2 (ja) | ||
| JPH04225618A (ja) | 比較回路 | |
| JPH0542850B2 (ja) | ||
| JP2585098B2 (ja) | バイポーラ論理素子のインターフェース | |
| JP2687160B2 (ja) | スイッチ回路 | |
| JPH0513064Y2 (ja) | ||
| JPS6221405B2 (ja) | ||
| JPH0671176B2 (ja) | 出力回路 |