JPH0276254A

JPH0276254A - 半導体集積回路装置

Info

Publication number: JPH0276254A
Application number: JP63229618A
Authority: JP
Inventors: Kyoko Ishii; 石井　京子; Kazumasa Yanagisawa; 一正柳沢; Shoji Wada; 省治和田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1988-09-12
Filing date: 1988-09-12
Publication date: 1990-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関するものであり、特
に、バイポーラトランジスタと抵抗素子とで構成された
回路を備えた半導体集積回路装置に適用して有効な技術
に関するものである。

〔従来の技術〕

半導体基板上にはＥ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕ
ｐｌｅｄ　Ｌｏ−ｇｉｃ）入力バッファ回路等の電子回
路を構成するために、ＮＰＮバイポーラトランジスタ（
以下、単にトランジスタという）や抵抗素子が設けられ
る。

ＥＣＬ回路については、例えばｒＮＥＣ技報Ｖｏ１．３
６　Ｎｏ８／１９８３の第８５頁から第９１頁」に記載
されている。前記抵抗素子は製造工程の短縮のため前記
トランジスタのベース領域を形成する工程を使って形成
するので、ｐ型半導体領域で構成される。ここで、トラ
ンジスタを形成するための半導体基板はＰ−型であるた
め、この主面に直接前記ｐ型半導体領域からなる抵抗素
子を形成することはできない。そこで、前記抵抗素子は
以下のようにして形成する。まず、トランジスタのコレ
クタ領域引き出しのためのｎ゛型埋込み層と同様に、半
導体基板の抵抗素子が設けられる部分にｎ゛型埋込み層
を形成する。そして、このｎ゛型半導体領域の上にさら
に、トランジスタのｎ−型コレクタ領域を形成する工程
を使ってｎ−型ウェル領域を形成し、このぎ型ウェル領
域に前記ｐ型半導体領域からなる抵抗素子を形成する。

ところで、このｎ−型ウェル領域は、抵抗素子の電気的
特性の安定化のため、常に電源電位Ｖ　ｃ　ｃ例えば５
ｖを給電して定電位にする。この電源電位ｖｃｃは、ｎ
−型ウェル領域の前記抵抗素子の近傍にｎ°型半導体領
域を設け、このｎ゛型半導体領域に電源電位ｖｃｃを接
続して給電する。ｎ−型ウェル領域が電源電位Ｖｃｃに
されるため、その下のｎ゛型埋込み層も電源電位ＶｃＣ
となる。　一方、前記トランジスタでは、ｎ−型コレク
タ領域が直接電源電位Ｖｃｃに接続される。

ものもあれば、抵抗素子やＭＩＳＦＥＴ等を介して電源
電位ｖｃｃに接続されるものもある。この抵抗素子やＭ
ＩＳＦＥＴ等を介して電源電位ＶｃＣに接続されるもの
では、そのｎ−型コレクタ領域の電位が電源電位ｖｃｃ
とはならない。この電源電位ｖｃｃに固定されないｎ−
型コレクタ領域は、前記抵抗素子が設けられているｎ−
型ウェル領域から電気的に分離しなければならない。こ
のｎ−型コレクタ領域とｎ−型ウェル領域の間の素子分
離は、それらの間にｐ−型半導体領域（ウェル領域）を
設けて行う。また、前記ｎ−型コレクタ領域の下のｎ゛
型埋込み層と、ｎ−型ウェル領域の下のｎ゛型埋込み層
との間も分離しなければならないが、この素子分離はそ
れらの間にｐ°型半導体領域を設けることにより行って
いる。

〔発明が解決しようとする１１Ｉ題〕本発明者は、前記ｐ型半導体領域からなる抵抗素子につ
いて検討した結果、次の問題点を見比した。

すなわち、ｐ型半導体領域からなる抵抗素子は、前記の
ようにｎ−型ウェル領域に形成しなければならず、この
ざ型ウェル領域に電源電位ｖｃｃを給電するためのｎ°
型半導体領域を設けなければならないため、抵抗素子を
設けるために要する領域が非常に大きくなる。特に、Ｅ
ＣＬ回路等の抵抗素子を多く使用する集積回路では、抵
抗素子を形成する領域の割合が大、きくなり、集積度の
低下をまねく。さらに、前記ｎ−型ウェル領域と、トラ
ンジスタのｎ−型コレクタ領域との間、および前記ｎ−
型ウェル領域の下のｎ・型埋め込み層と、ｎ−型コレク
タ領域の下のｎ゛型埋込み層との間にそれぞれ素子分離
用のｐ゛型半導体領域（ウェル領域）あるいはｐ゛型半
導体領域（埋め込み層）を設けなければならない。この
ため、半導体集積回路装置の集積度を向上することが困
難であるという問題点があった。また、前記抵抗素子に
は電子回路を動作させるときに所定の電圧が加わるが、
ｎ−型ウェル領域の電位すなわち電源電位Ｖ　ｃ　ｃと
の電位差が小さいため、抵抗素子とｎ−型ウェル領域と
の間の空乏層の延びが小さい。このため、抵抗素子の寄
生容量が大きく、電子回路の回路動作が遅くなるという
問題点もあった。

本発明の目的は、半導体集積回路装置の高集積化を図る
ことができる技術を提供することにある。

また、本発明の他の目的は、半導体集積回路装置の動作
速度を向上することができる技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板の主面にバイポーラトランジスタ
を設け、前記半導体基板の主面の前記バイポーラトラン
ジスタと異る部分に抵抗素子を設けて、所定の回路が構
成された半導体集積回路装置において、前記抵抗素子を
前記主面に設けられたバイポーラトランジスタのコレク
タ領域と同一導電型の半導体領域で構成したものである
。

〔作用〕

上述した手段によれば、前記抵抗素子が前記トランジス
タのコレクタ領域と同一導電型の半導体領域からなるこ
とにより、この抵抗素子を前記コレクタ領域と反対導電
型の半導体領域内に設けることができる。このため、前
記抵抗素子が設けられている半導体領域と、前記トラン
ジスタのコレクタ領域との間の素子分離用の半導体領域
が不要となり、半導体集積回路装置の高集積化を図るこ
とができる。

また、前記抵抗素子が設けられている反対導電型の半導
体領域は、回路の接地電位Ｖｓｓあるいはそれ以下の電
位を印加することができるので、抵抗素子と前記反対導
電型の半導体領域の間の空乏層の延びが大きくなり、抵
抗素子の寄生容量を小さくすることができる。これによ
り、高速化を図ることができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は、本発明の一実施例の半導体集積回路装置の要
部の平面図、第２図は、第１図の■−■切断線における断面図、第３図は、本発明の一実施例の半導体集積回路装置の中
に構成されたＥＣＬ回路の等価回路である。

なお、第１図は、素子の構成を分り易くするため、半導
体基板上の層間絶縁膜を図示していない。

第３図において、Ｔｌ、Ｔ２．Ｔ３は信号が入力される
入力端子、０ＵＴＩ、０ＵＴ２は出力信号を取り出すた
めの出力端子である。Ｂｉｐｌ。

Ｂｉｐ２．Ｂｉｐ３＋　Ｂｉｐ４．Ｂｉｐ５．Ｂｉｐ６
．Ｂｉｐ７．Ｂｉｐ８はＮＰＮ型バイポーラトランジス
タ（以下、単にトランジスタという）、Ｄｉ、Ｄ２．Ｄ
３．Ｄ４．Ｄ５はダイオード、ＱｐｌはＰチャネル型Ｍ
ＩＳＦＥＴ、Ｑｎｌ、Ｑｎ２　、　Ｑ　ｎ　３　、　Ｑ
　ｎ　４　、　Ｑ　ｎ　５はＮチャネルＭＩＳＦＥＴ、
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６は抵抗素子である
。これらトランジスタＢｉｐｌ〜Ｂｉｐ８、ダイオード
Ｄ１〜Ｄ５、ＭＩＳＦＥＴＱ　ｐ　１　＋　Ｑ　ｎ　１
〜Ｑ　ｎ　５、抵抗素子Ｒ１〜Ｒ６のそれぞれは、第３
図に示すような回路構成になっている。トランジスタＢ
ｉｐ６のベースには参照電圧ＶＰが入力される。そして
、第３図の等価回路のうちの点線で囲んだ部分のトラン
ジスタＢｉｐｉ、ＭＩＳＦＥＴＱｐｌ、Ｑｎｌ、抵抗素
子Ｒ１、Ｒ２，Ｒ３が、第１図及び第２図に示したよう
に構成されている。これらトランジスタＢｉｐ１、ＭＩ
ＳＦＥＴＱｐｌ、Ｑｎｌ、抵抗素子Ｒ１゜Ｒ２，Ｒ３は
、第１図及び第２図に示すように、ｐ−型単結晶シリコ
ンからなる半導体基板１の上に構成されている。トラン
ジスタＢｉｐｌは、ｎ０型埋め込み層３と、ｎ−型コレ
クタ領域５と、ｐ型ベース領域１４と、ｎ°型エミッタ
領域１５と、ｐ゛型ベース引き出し′領域１６と、ざ型
コレクタ引き出し領域１７とで構成されている。前記ｎ
°型埋め込み層３は、ｐ−型半導体基板１の上に形成し
たものであり、この上にｎ−型コレクタ領域５が設けら
れている。ｐ型ベース領域１４．ｎ”型コレクタ引き出
し領域１７は、それぞれｎ−型コレクタ領域５の中に設
けられている。さらに　ｎ＋型エミッタ領域１５＋ｐ’
型ベース引き出し領域１６は、ｐ型ベース領域１４の中
に設けられている。このトランジスタＢｉｐｌは、ｎ゛
型コレクタ引き出し領域１７が電源電位ｖＣＣ例えば５
Ｖの配線に接続されたものではないので、そのざ型コレ
クタ引き出し領域１７およびｎ゛型埋込み層３とｎ−型
コレクタ領域５の電位は、回路の動作に伴って様々に変
化する。しかし、接地電位Ｖｓｓ（ＯＶ）以上の電位で
ある。なお、第３図に示されている例えばトランジスタ
Ｂｉｐ２ではｎ゛型コレクタ引き出し領域１７が電源電
位ｖＣＣ例えば５Ｖに接続されるため、この場合はｎ９
型コレクタ引き出し領域１７及びｎ゛型埋込み層３．ｎ
−型コレクタ領域５が電気的に電源電位■ＣＣに固定さ
れる。

ＰチャネルＭＩＳＦＥＴＱｐｌは、ざ型埋め込み層３の
上のｎ−型ウェル領域５の主面に設けられており、酸化
シリコン膜からなるゲート絶縁膜７と、例えば多結晶シ
リコン膜の上にタングステンシリサイド（ＷＳｉ２）Ｉ
ＩＩ等の高融点金属シリサイド膜を積層した２層膜から
なるゲート電極８と、ソース、ドレインの一部を成すｐ
−型半導体領域１１と、ソース、ドレインの前記Ｐ−型
半導体領域１１以外の部分を成すｐ゛型半導体領域１２
とで構成されている。ゲート電極８の側面には酸化シリ
コン股からなるサイドウオール２４が設けられている。

ｎ゛型埋込み層３は、前記トランジスタＢｉｐｌのｎ・
型埋め込み層３と同一工程で形成したものであり、また
ｎ−型ウェル領域５は、前記トランジスタＢｉｐ１のｎ
−型コレクタ領域５と同一工程で形成されたものである
。ｎ−型ウェル領域５にはアルミニウム膜からなる配Ｉ
Ｑ２０を介して電ＷＸ電位Ｖｃｃ例えば５ｖが印加され
ており、これによって常に定電位にされている。ｎ−型
ウェル領域５が電源電位ＶＣａにされていることにより
、その下のざ型埋め込み層３も電源電位■ｃｃに固定さ
れる。１９は接続孔であり、第１層目の例えば酸化シリ
コン膜からなるパッシベーション膜を除去して形成した
ものである。

ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　１は、ｐ
−型半導体基板１の上にｐ゛型埋込み層２を設け、この
上にさらにｐ−型ウェル領域４を設けて、このｐ−型ウ
ェル領域４の中に構成されている。そして、Ｎチャネル
ＭＩＳＦＥＴＱｎｌは、ゲート絶縁膜７と、ゲート電極
８と、ソース、ドレインの一部を成すｎ−型半導体領域
９と、ソース、ドレインの前記ｎ−型半導体領域９以外
の部分を成すｎ゛型半導体領域１０とで構成されている
。ここで、ｐ−型半導体基板１は、いわゆるバックバイ
アス−ｖａｎすなわち接地電位Ｖｓｓ（ＯＶ）よりも低
い電位例えば−３Ｖが印加されているので、ｐ”型埋め
込み層２及びその上のｐ°型ウェル領域４の電位もバッ
クバイアス−ｖ＠ｌｌ電位となっている。

抵抗素子Ｒ１，Ｒ２，Ｒ３（以下、単に抵抗素子Ｒとい
う）のそれぞれは、Ｐ°型半導体基板１の上にｐ゛型埋
込み層２を設け、さらにこの上にｐ−型ウニノー領域４
を設けてこのｐ°型ウェル領域４中に構成されている。

抵抗素子Ｒの抵抗値は、４〜１０にΩ程度にされている
。そして、抵抗素子Ｒは、ｐ°型ウェル領域４の主面の
ｎ−型半導体領域１３Ａと、その両端部のｎ゛型半導体
領域１３Ｂとで構成されている。このｎ゛型半導体領域
１３Ｂは、抵抗素子Ｒをアルミニウム膜からなる配線２
０または配線２３に接続するための端子である。ｎ−型
半導体領域１３Ａは、ＮチャネルＭＩＳＦＥＴＱｎｌの
ソース。

ドレインの一部で、あるｎ−型半導体領域９と同一工程
で形成したものである。このためｎ′型半導体領域１３
Ａと、ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　１
のソース、ドレインの一部であるｎ−型半導体領域９と
は、その不純物濃度や接合深さが同じになっている。

また、抵抗素子Ｒの端部のｎ゛型半導体領域１３Ｂは、
ＮチャネルＭＩＳＦＥＴＱｎｌのソース、ドレインの一
部であるｎ゛型半導体領域１０と同一工程で形成したも
のである。このため、前記ｎ３型半導体領域１３Ｂとｎ
゛型半導体領域１０とは、その不純物濃度や接合深さが
同じになっている。抵抗素子Ｒが設けられているｐ−型
ウェル領域４はトランジスタＢｉｐｌのｎ−型コレクタ
領域５と接し、またｐ°型ウェル領域４の下のＰ゛型埋
込み層２はトランジスタＢｉｐｌのｎ゛型埋込み層３と
接しているが、前記のようにｐ−型ウェル領域４及びｐ
°型埋め込み層２の電位がバックバイアス電位−■。に
されるのに対して、トランジスタＢｉｐｌはｎ−型コレ
クタ領域５及びｎ゛型埋込み層３の電位が接地電位Ｖｓ
ｓ（ＯＶ）以上であるので、それらｐ−型ウェル領域４
とぎ型コレクタ領域５の間およびＰ・型埋め込み層２と
１型埋め込み層３の間は逆バイアスとなり、素子分離が
なされる。これらのことがら、ｐ−型ウェル領域４に構
成されている抵抗素子Ｒ（ｎ−型半導体領域１３Ａ及び
その両端のｎ゛型半導体領域１３Ｂ）と、トランジスタ
Ｂｉｐｌとの間の素子分離がなされる。すなわち、ｐ−
型ウェル領域４とｎ−型コレクタ領域５の間およびｐ゛
型埋込み層２とｎ゛型埋込み層３の間に素子分離用の半
導体領域を設けることなく素子分離がなされる。一方、
ＰチャネルＭＩＳＦＥＴＱｐｌが設けられているｎ−型
ウェル領域５及びｎ゛型埋込み層３は、電気的に電源電
位Ｖｃｃに固定される。このため、前記抵抗素子Ｒが設
けられているｐ−型ウェル領域４およびｐ◆型埋め込み
層２と、ＰチャネルＭＩＳＦＥＴＱｐｌが設けられてい
るｎ°型ウェル領域５及びその下のｎ０型埋め込み層３
の間は、常に逆バイアスとなって素子分離がなされる。

前記抵抗素子Ｒと、トランジスタＢｉｐｌと、Ｐチャネ
ルＭＩＳＦＥＴＱｐｌと、ＮチャネルＭＩＳＦＥＴＱｎ
ｌとのそれぞれの間には、酸化シリコン膜からなるフィ
ールド絶縁膜６が設けられている。２０は第１層目のア
ルミニウム膜からなる配線であり、２１は第２層目のパ
ッシベーション膜であり、例えば酸化シリコン膜やリン
シリケートガラス（ｐ　ｓ　ａ）膜等からなっている。

２２は第２層目のパッシベーション膜２１を選択的に除
去して形成した接続孔である。２３は第２層目のアルミ
ニウム膜からなる配線である。ＰチャネルＭＩＳＦＥＴ
ＱｐｌとＮチャネルＭＩＳＦＥＴＱｎｌのそれぞれのゲ
ート電極８の間は、配線２０が接続している。Ｐチャネ
ルＭＩＳＦＥＴＱｐｌのドレイン領域の一部を成すｐ°
型半導体領域１２と、抵抗素子Ｒ１の一端のｎ゛型半導
体領域１３Ｂとは配線２３で接続されている。Ｎチャネ
ルＭＩＳＦＥＴＱｎｌのドレインの一部を成すｎ゛型半
導体領域１０と、抵抗素子Ｒ１の前記と異る端部のｎ゛
型半導体領域１３Ｂと、抵抗素子Ｒ２の一端のｎ゛型半
導体領域１３Ｂと、トランジスタＢｉｐｌのｎ゛型コレ
クタ引き出し領域１７の間を配線２０が接続孔１９を介
して接続している。前記抵抗素子Ｒ２の前記と異る一端
のｎ゛型半導体領域１３Ｂと、抵抗素子Ｒ３の一端のｎ
゛型半導体領域１３Ｂと、トランジスタＢｉｐｌのｐ４
型ベース引き出し領域１６の間は、配線２ｏによって接
続孔１９を介して接続されている。ＮチャネルＭＩＳＦ
ＥＴＱｎｌのソースの一部を成すｎ゛型半導体領域１０
と、抵抗素子Ｒ３の前記と異る端部のｎ゛型半導体領域
１３Ｂと、トランジスタＢｉｐｌのｎ゛型エミッタ領域
１５との間は、第２層目の配線２３によって接続孔２２
．配線２０．接続孔１９のそれぞれを介して接続されて
いる。配線２３は接地電位Ｖｓｓ（ＯＶ）を給電するた
めの配線である。

次に、前記抵抗素子Ｒ１，Ｒ２，Ｒ３のうちの抵抗素子
Ｒ２と、トランジスタＢｉｐｌと、ＮチャネルＭＩＳＦ
ＥＴＱｎｌと、ＰチャネルＭＩＳＦＥＴＱｐｌのそれぞ
れの形成方法を説明する。

なお、イオン打込みによって導入された不純物の活性化
のためのアニール工程の説明は省略する。

第４図乃至第７図は、トランジスタＢｉｐｌ、Ｎチャネ
ルＭＩＳＦＥＴＱｎｌ、ＰチャネルＭＩＳＦＥＴＱｐ　
１のそれぞれの製造工程における断面図である。

本発明の一実施例の半導体集積回路装置の製造方法は、
第４図に示すように、周知の技術によってｐ−型半導体
基板１にｐ°型埋め込み層２、ｎ１型埋め込み層３、ｐ
−型ウェル領域４、ｎ−型ウェル領域５、フィールド絶
縁膜６を形成する０次に、酸化シリコン膜からなるゲー
ト絶縁膜７、例えば多結晶シリコン膜の上にタングステ
ンシリサイド（ＷＳｉ２）膜等の高融点シリサイド膜を
積層した２層膜からなるゲート電極８をそれぞれ形成す
る。

次に、抵抗素子Ｒ２とＮチャネルＭＩＳＦＥＴＱｎ１の
領域を露出したパターンのレジスト膜からなるマスク３
０を形成する。そして、イオン打込みによってｎ型不純
物例えばリン（Ｐ）を導入して、抵抗素子Ｒ２のｎ−型
半導体領域１３Ａと、ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｎ　１のソース、ドレインの一部を成すｎ°型
半導体領域９を形成する。ドーズ量はｌ　Ｘ　１０１３
／■２程度にする。このイオン打込みの後、マスク３０
を除去する。次に、ＰチャネルＭＩＳＦＥＴＱｐｌのソ
ース、ドレインの一部を成すｐ°型半導体領域１１を形
成するために、そのＰチャネルＭＩＳＦＥＴ領域以外の
部分を覆うレジスト膜からなるマスクを形成した後、イ
オン打込みによってｐ型不純物例えばフッ化ボロン（Ｂ
　Ｆ）を導入して、前記ｐ−型半導体領域１１（第５図
）を形成する。ドーズ量はＩ　Ｘ　１０”／ａｓ”程度
である。このｐ型不純物のイオン打込みの後、前記レジ
スト膜からなるマスクを除去する。次に、トランジスタ
Ｂｉｐｌのｎ′″型コレクタ引き出し領域１７を形成す
るために使用するレジスト膜からなるマスクを形成し、
この後イオン打込みによってｎ型不純物例えばリン（Ｐ
）を導入してｎ゛型コレクタ引き出し領域１７を形成す
る。ドーズ量は、５×１０　”　／　ＣＭ　”程度であ
る。この後、前記レジスト膜からなるマスクを除去する
。次に、トランジスタＢｉｐｌのｐ型ベース領域１４を
形成するためのレジスト膜からなるマスク３１（第５図
）を形成し、この後、第５図に示すように、イオン打込
みによってＰ型不純物例えばボロン（Ｂ）を導入してｐ
型ベース領域１４を形成する。ドーズ量は、２×１０１
４／■２程度である。イオン打込みの後、マスク３１を
除去する。次に、例えばＣＶＤによって、ゲート電極８
を覆って酸化シリコン膜を形成し、これを反応性イオン
エツチングでエッチバックしてサイドウオール２４（第
６図）を形成する。次に、ＮチャネルＭ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｎ　１領域および抵抗素子Ｒ２の両端の引
き出し領域であるｎ◆型半導体領域１３Ｂが形成される
部分を露出したパターンのレジスト膜からなるマスク３
２を形成し、この後イオン打込みによってｎ型不純物例
えばヒ素（Ａｓ）を導入して、前記ｎ゛型半導体領域１
０とｎ・型半導体領域１３Ｂを形成する。ドーズ量は、
ｎ・型半導体領域１０及びｎ・型半導体領域１３Ｂとア
ルミニウム膜とのオーミックコンタクトが取れる程度の
充分な値にする。このイオン打込みの後、マスク３２を
除去する。次に、ＰチャネルＭＩＳＦＥＴＱＰＩ領域を
露出するパターンのレジスト膜からなるマスクを形成し
た後、イオン打込みによってｐ型不純物例えば二フッ化
ボロン（Ｂ　Ｆ２）を導入して、ソース、ドレインの一
部であるｐ゛型半導体領域１２（第７図）を形成する。

ドーズ量は、アルミニウム膜とオーミックコンタクトが
取れる程度に充分に導入する。イオン打込みの後、レジ
スト膜からなるマスクを除去する。次に、トランジスタ
Ｂｉｐ１のｎ゛型エミッタ領域１５が形成される領域を
露出するパターンのレジスト膜からなるマスクを形成し
、この後イオン打込みによってｎ型不純物例えばヒ素（
Ａｓ）を導入してｎ°型エミッタ領域１５（第７図）を
形成する。ドーズ量は、５Ｘ１０”／１２程度である。

イオン打込みの後、レジスト膜からなるマスクを除去す
る。次に、トランジスタＢｉｐｌのｐ０型ベース引き出
し領域１６を形成するためにレジスト膜からなるマスク
３３（第７図）を形成し、この後イオン打込みによって
ｐ型不純物例えばボロン（Ｂ）を導入してｐ１型ベース
引き出し領域１６を形成する。ドーズ量は、アルミニウ
ム膜とオーミックコンタクトが取れる程度に充分な値に
する。イオン打込みの後、マスク３３を除去する。

このように、抵抗素子Ｒを成すｎ−型半導体領域は、Ｎ
チャネルＭＩＳＦＥＴＱｎｌのソース、ドレインの一部
であるｎ−型半導体領域９を形成する工程を使って形成
することができ、また抵抗素子Ｒの両端部のｎ゛型引出
し領域１３は、ＮチャネルＭＩＳＦＥＴＱｎｌのソース
、ドレインの高濃度層すなわちｎ°型半導体領域１０を
形成する工程を使って形成することができる。

、以上の説明から分かるように、本実施例によれば次の
効果が得られる。

（１）半導体基板１の主面にバイポーラトランジスタＢ
ｉｐｌを設け、前記半導体基板１の主面の前記バイポー
ラトランジスタＢｉｐｌと異る部分に抵抗素子Ｒを設け
て、所定の回路が構成された半導体集積回路装置におい
て、前記抵抗素子Ｒを前記主面に設けられたバイポーラ
トランジスタのれ一部コレクタ領域５と同一導電型の半
導体領域すなわちｎ−型半導体領域とその両端部のｎ＋
型引き出し領域１３とで構成したことにより、この抵抗
素子Ｒを前記ｎ−型コレクタ領域５と反対導電型の半導
体領域内（ｐ−型ウェル領域４）に設けることができる
。このため、前記抵抗素子Ｒが設けられている半導体領
域（ｐ−型ウェル領域４）と、前記トランジスタのｎ−
型コレクタ領域５との間の素子分離用の半導体領域を不
要にすることができる。また、抵抗素子Ｒが設けられて
いるｐ−型ウェル領域４には、その下のｐ゛型半導体領
域２を介してｐ−型半導体基板１から接地電位Ｖｓｓを
印加することができるので、抵抗素子Ｒｔ！：ｎ−型ウ
エル領域の表面のＰ型半導体領域で構成したときのよう
に、抵抗素子Ｒの近傍に所定の定電位を印加するための
ｎ・型半導体領域を設けるようなことをしなくともよい
。

すなわち、抵抗素子Ｒの近傍の所定の定電位を印加する
ための半導体領域をなくすことができる。

これらのことから、半導体集積回路装置の集積度の向上
を図ることができる。

（２）抵抗素子Ｒが設けられているｐ−型ウェル領域４
に接地電位Ｖｓｓより低い電位すなわちバックバイアス
−Ｖ　ａ　ａを印加することができるので、抵抗素子Ｒ
を成しているｎ−型半導体領域１３Ａ及びｎ゛゛半導体
領域１３Ｂとｐ−型ウェル領域４の間の空乏層を大きく
延ばすことができるので、抵抗素子Ｒの寄生容量を小さ
くできる。これにより、半導体集積回路装置の回路動作
の高速化を図ることができる。

（３）抵抗素子ＲをＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　ｎのソース、ドレインを形成する工程を使って形
成することができるので、製造工程の増加なく前記抵抗
素子Ｒを形成することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

抵抗素子が前記トランジスタのコレクタ領域と同一導電
型の半導体領域からなることにより、この抵抗素子を前
記コレクタ領域と反対導電型の半導体領域内に設けるこ
とができる。このため、前記抵抗素子が設けられている
半導体領域と、前記トランジスタのコレクタ領域との間
の素子分離用の半導体領域が不要となり、半導体集積回
路装置の高集積化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の半導体集積回路装置の要
部の平面図、第２図は、第１図の■−■切断線における断面図、第３図は、本発明の一実施例の半導体集積回路装置の中
に構成されたＥＣＬ回路の等価回路、第４図乃至第７図
は、トランジスタＢｉｐｌ、ＮチャネルＭＩＳＦＥＴＱ
ｎ１．ＰチャネルＭＩＳＦＥＴＱｐ　１のそれぞれの製
造工程における断面図である。図中、Ｒ１，Ｒ２，Ｒ３−・・抵抗素子、１３−ｎ”型
引き出し領域、１・・・Ｐ−型半導体基板、２・・ｐ゛
型埋込み層、３・・・ｎ°型埋め込み層、４・・・ｐ−
型ウェル領域、５・・ｎ−型ウェル領域（又はコレクタ
領域）、９．１０・・・ＮチャネルＭＩＳＦＥＴのソー
ス、ドレイン、１１．１２・・・ＰチャネルＭＩＳＦＥ
Ｔのソース。ドレイン、１４・・・ｐ型ベース領域、１５・・・ｎ゛
゛エミッタ領域、１６・・・ｐ゛型型ベース色出し領域
、１７・・・ｎ゛型コレクタ引き出し領域。

Claims

【特許請求の範囲】１、半導体基板の主面にバイポーラトランジスタを設け
、前記半導体基板の主面の前記バイポーラトランジスタ
と異る部分に抵抗素子を設けて、所定の回路が構成され
た半導体集積回路装置において、前記抵抗素子は、前記
主面に設けられたバイポーラトランジスタのコレクタ領
域と同一導電型の半導体領域からなることを特徴とする
半導体集積回路装置。２、前記抵抗素子は、ソース及びドレインが低不純物濃
度層と高不純物濃度層とからなるＮチャネルＭＩＳＦＥ
Ｔの前記低不純物濃度層と同一工程で形成されたもので
あることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。