JPH01245553A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一つの半導体基板にバイポーラトランジスタ
とＭＩＳＦＥＴが設けられた半導体集積回路装置に関し
、特に、半導体集積回路装置の前記バイポーラトランジ
スタとＭＩＳＦＥＴの間の素子分離技術に適用して有効
な技術に関するものである。

〔従来の技術〕

半導体集積回路装置には、一つの半導体基板にバイポー
ラトランジスタ、ＰチャネルＭＩＳＦＥ′１゛及びＮチ
ャネルＭＩＳＦＥＴのそれぞれ、を設けたものがある。

バイポーラトランジスタには通常ＮＰＮバイポーラトラ
ンジスタが用いられる。このため、半導体基板にはｐ−
型半導体基板が用いられる。Ｎ　１’　Ｎバイポーラ１
ヘランジスタは、下から順に、ｎ゛型埋込み層、ｒｆπ
型コレクタｐ型ベース、ｎ°型エミッタを設けて構成さ
れている。一方、ＰチャネルＭ　Ｉ　Ｓ　Ｆ　ＥＴは、
π型ウェル領域に設けられるが、このｎ−型ウェル領域
は、前記バイポーラトランジスタのｎ゛型埋込み層とは
別に半導体基板に設けたｎ゛型埋込み層の上に設けられ
る。また、Ｎ−Ｆ−ヤネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔはｐ
−型ウェル領域に設けられるが、このｐ−型ウェル領域
はｐ°型半導体領域（ｐ’型埋込み層）の上に設けられ
る。そして、これらバイポーラ！・ランジスタ、Ｐチャ
ネルＭＴＳＦＥＴ、ＮチャネルＭＩＳＦＥＴのそれぞれ
の間は、電気的な動作が互いに影響し合わないように電
気的に分離しておかなければならない。ここで。

バイポーラトランジスタのコレクタがｒｃ型であり、ま
たそのπ型コレクタの下の埋込み層がｎ゛型であるのに
対して、ＮチャネルＭＩＳＦＥＴが設けられているウェ
ル領域がｐ−型であり、またこの下の埋込み層がｐ°型
であるので、それらバイポーラトランジスタとＮチャネ
ルＭ　Ｉ　Ｓ　ＦＥ　Ｔの間は自ずと電気的な分離がな
されている。しかし、バイポーラ１〜ランジスタと■〕
チャネルＭＩＳＦＥＴにおいては、バイポーラトランジ
スタのコレクタと、ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴが設
けられているπ型ウェル領域が同一導電型であり、また
前記コレクタ及び１型ウエル領域のそれぞれの下が共に
ｎ°型埋込み層となっているので、それらｎ−型コレク
タとπ型ウェル領域の間にＰ−型の半導体領域を介在さ
せ、またバイポーラトランジスタのｎ゛型埋込み層とＰ
チャネルＭＩＳＦＥＴのｎ°型埋込み層の間にｐ°型半
導体領域（ｐ’型埋込み層）を介在させることによって
、電気的な分離を行うようにしている。

〔発明が解決しようとする課題〕

本発明者は、前記ｐ型半導体領域からなる素子分離領域
を検討した結果、次の問題点を見出した。

半導体基板に設けられているバイポーラトランジスタの
中には、π型コレクタ及びその下のｎ’型埋込み層に常
時電源電位Ｖｃｃを給電して、それらを電気的に固定さ
れた状態にしているものかある−０一方、ＰチャネルＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔが設けられでいるｒ）−型ウェル
領域とこの下のｒｉ”型埋込み層には、前記Ｐチャネル
ＭＩＳＦＥＴを安定に動作させろため、常時電源電位Ｖ
ｃｃが印加されている。したがって、このコレクタ及び
その下の埋込み層が電源電位に固定されたバイポーラ１
〜ランジスタと、ＰチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの
間においては、それぞれの電気的動作が互いに影響し合
うことはない。

ところが、従来の半導体集積回路装置では、前記のよう
に、ｎ−型コレクタ及びこの下のＩｒ型埋込み層が電源
電位Ｖｃｃに固定されたバイポーラ１〜ランジスタと、
ＰチャネルＭ　Ｉ　Ｓ　ｌ？　Ｅ　Ｔが設けられている
ｎ−型ウェル領域及びこの下のｒｉ″型埋型埋層との間
も、ｐ−型ウェル領域とこの下のｐ°型半導体領域とで
電気的な分離を図っていた。すなわち、互いに電気的動
作が影響し合うことのないバイポーラトランジスタと、
ＰチャネルＭ　Ｉ　Ｓ　ＦＥ　Ｔが設けられるｒｉ−型
ウェル領域及びｎ゛型埋込み層の間にまで、素子分離の
ためのｐ−型ウェル領域とｐ°型半導体領域を設けてい
たため、半導体集積回路装置の集積度の向上をはかる場
合の障害となるという問題があった。

本発明の目的は、半導体集積回路装置の集積度を向上す
ることができる技術を提供することにある。

本発明の他の目的は、ラッチアップの発生を低減するこ
とができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板にバイポーラトランジスタを設け
、前記半導体基板の前記バイポーラ１〜ランジスタから
離れた部分に前記半導体基板と反対導電型のウェル領域
を設け、該ウェル領域の表面部にＭ　Ｉ　Ｓ　ＦＥ　Ｔ
を設けた半導体集積回路装置において、前記ＭＩＳＦＥ
Ｔが設けられたウェル領域から前記バイポーラトランジ
スタのコレクタ又はエミッタまでを連続した一つの第１
半導体領域で構成し、該第１半導体領域の前記バイポー
ラトランジスタとＭＩＳＦＥＴの間に、前記第１半導体
領域と同一導電型でかつ第１半導体領域より不純物濃度
が高くさらに第１半導体領域の表面からほぼ底部まで達
する深さの深い第２半導体領域を設けたものである。

〔作用〕

上述した手段によれば、コレクタ又はエミッタに常時ウ
ェル領域と同電位が印加されるバイポーラトランジスタ
では、前記コレクタ又はエミッタからＭ　Ｉ　Ｓ　ＦＥ
　Ｔが設けられているウェル領域までが連続した一つの
第１半導体領域で構成されており、そのバイポーラトラ
ンジスタと前記ウェル領域の間の電気的な分離は、その
バイポーラトランジスタとＭＩＳＦＥＴの間に設けられ
た不純物濃度の高い第２半導体領域に所定の電位を印加
することによって行なう。すなわち、バイポーラトラン
ジスタと、Ｍ　Ｉ　Ｓ　ＦＥＴが設けられているウェル
領域との間の電気的な分離が、バイポーラトランジスタ
のコレクタ又はエミッタまたは前記ウェル領域と反対導
電型の半導体領域を介在させることなく行なわれる。こ
のように、同電位が印加されるコレクタ又はエミッタと
ウェル領域の間に、電気的な分離を行うための半導体領
域を設けないので、半導体集積回路装置の集積度を向上
することができる。

また、バイポーラトランジスタのベースをコレクタとし
、前記第１及び第２半導体領域をベースとし、前記ウェ
ル領域に設けられるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース、
ドレインをエミッタとする寄生のバイポーラ１ヘランジ
スタにおいて、この寄生のパイボーラトンジスタのベー
スの一部である前記第２半導体領域の不純物濃度が高い
ので、前記寄生のバイポーラトランジスタの少数キャリ
アを短時間で消滅させることができる。これにより、前
記寄生のバイポーラトランジスタが動作しないので、ラ
ッチアップの発生を低減することができる６〔発明の実
施例〕 以下、本発明の一実施例の半導体集積回路装置を図面に
基づいて詳細に説明する。

第１図は１本発明の一実施例の半導体集積回路装置の要
部の平面図、 第２図は、第１図に示した半導体集積回路装置の要部の
半導体基板上の配線を除いて示した平面図、 第３図は、第１図に示した半導体集積回路装置の要部の
Ｉ■−１■切断線における断面図、第４図は、第１図に
示した半導体集積回路装置の要部のＩＶ　−ＩＶ切断線
における断面図。

第５図は、第１図に示した半導体集積回路装置の要部の
■−■切断線における断面図、第６図は、第１図に示し
た半導体集積回路装置の要部のＶＩ−Ｖｌ切断線におけ
る断面図、第７図は、第１図に示した半導体集積回路装
置の要部の等価回路図である。

なお、第１図及び第２図のＩＶ面図は、半導体基板上の
半４体素子の構造を解り易くするため、フィールド絶縁
膜以外の絶縁膜を図示していない５゜まず、第１図乃至
第７図を用いて、半導体基板上に設けられているそれぞ
れの半導体素子の構成の概要を説明する。

第１図乃至第７図に示したように、半導体基板１には、
ＮＰＮバイポーラトランジスタ（以下、単に、１−ラン
ジスタという）ＢｉＰｌ、ＢｉＦ３、ＰチャネルＭＩＳ
ＦＥＴＱｐｌ、ＮチャネルＭＩＳＦＥＴＱｎ　１．Ｑｎ
２．Ｑｎ３が設けられている。半導体基板１は、ｐ−型
単結晶シリコンからなっている。前記ＰチャネルＭＩＳ
ＦＥＴＱｐｌは、ｎ−型ウェル領域３Ａに設けられてお
り、ソース。

ドレインとなるｐ゛型半導体領域９と、酸化シリコン膜
からなるゲート絶縁膜１０と１例えば多結晶シリコン膜
１１Ａの上にタングステンシリサイド１漠等の高融点金
属シリサイド膜１１Ｂを積層した２層膜からなるゲート
電極１１とで構成されている。１２は酸化シリコン膜か
らなるサイドウオールである。

ｐ−型ウェル領域３Ａの■）チャネルＭ　Ｉ　Ｓ　［”
　Ｅ　Ｔ　Ｑｐｌの近傍には平面パターンがコの字状を
したｎ。

型半導体領域８Ａが設けられている。次に、前記１ヘラ
ンジスタＢｉＰ１は、ｎ゛型埋込み層２Ａと、ｒｉ−型
コレクタ３Ｂと、ｎ°型コレクタ引き出し層８Ｂと、ｐ
型ベース１３Ａと、ｎ゛型エミッタ１４Ａとで構成され
ている。トランジスタＢｉＰ２は、ｎ°型埋込み層２Ｂ
と、ｎ−型コレクタ３Ｃと、このｎ−型コレクタ３Ｃの
両端部に設けられた２つのＩＩ゛型コレクタ引き出し層
８Ｃと、ｐ型ベース１３Ｂと、ｒ１゛型エミッタ１４Ｂ
とで構成されている。ＮチャネルＭＩＳＦＥＴＱｎｌは
、ｐ−ウェル領域５に設けられており、ソース及びドレ
インとなる【ｌ−型半導体領域１６Ａ及びｎ°型半導体
領域１５Ａと、ゲート絶縁膜１０と、ゲート電極１１と
で構成されている。前記に型半導体領域１６Ａは、ｐ″
型ウェル領域５の表面のゲート電極１１の縁に沿った部
分に設けられている。ＮチャネルＭＩＳＦＥＴＱｎ２は
、ソース。

トレインとなるｒ〔型半導体領域１６Ｂ及びｎ”Ｍ半導
体領域１５Ｂと、ゲー１へ、絶縁膜１０と、ゲート電極
１１とで構成されている。ＮチャネルＭＩＳＦＥＴＱｎ
　３は、ソース、ドレインとなるπ型半導体領域１６Ｃ
及びｎ°型半導体領域１５Ｃと、ゲート絶縁膜１０と、
ゲート電極１１とで構成されている。これらトランジス
タＢｉＰ１．ＢｉＰ２．ＰチャネルＭＩＳＦＥＴＱＰ１
．ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　ｌ　。

Ｑｎ２．Ｑｎ３の間は、第１層目のアルミニウム膜から
なる配線で接続されているが、この第１層目の配線は１
００番台の符号を付して示している。

そして、口の中にＸ印を入れた記号が、前記第１層目の
アルミニウム膜からなる配線をそれぞれの半導体素子に
接続するための接続孔を表しており、この接続孔は番号
２１を付して示している。また、前記第１層目のアルミ
ニウム膜からなる配線の上には、第２層目のアルミニウ
ム膜からなる配線が設けられているが、この第２層目の
配線には２００番台の符号を付して示している。そして
、第２層目の配線と第１層目の配線を接続するための接
続孔はＯ印で示し、符号２３を付して示している。

前記ＰチャネルＭＩＳＦＥＴＱｐｌのソースとなるｐ°
型半導体領域９と、このＰチャネルＭＩＳＦＥ’ｒＱｐ
ｌの周囲に設けられたｎ°型半導体領域８Ａとは、配線
１０２で接続されている。また、ｒｉ型半導体領域８Ａ
とトランジスタＢｉＰ１のｎ°型コレクタ引き出し層８
Ｂは、配線１０１で接続されている。そして、これら配
線１０１及び配線１０２には、電源電位Ｖｃｃ例えば５
ｖを給電するための第２層目の配線２０１が接続してい
る。このため、ＰチャネルＭＩＳＦＥＴＱｐｌのソース
となるｐ°型半導体領域９と、ｎ°型半導体領域８Ａと
、ｌ−ランジスタＢｉＰ１のｎ゛型コレクタ引き出し層
８Ｂのそれぞれは、常時型ｇ電位Ｖｃｃが印加される。

次に、Ｐチャネ）ＩｉＭ　Ｉ　Ｓ　ＦＥＴＱｐ　１　（
１）ドレインとなるＰ°型半導体領域９と、トランジス
タＢ　ｉ　Ｐ　１（１）　Ｉ）型ベース１３Ａと、Ｎチ
ャネルＭ　Ｉ　Ｓ　！”　Ｅ　’ｒＱｎ１のトレインの
一部となるｎ゛型半導体領域１５Ａと、ＮチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　３のグー１−電極１１の
それぞれの間は、配線１０４で接続されている。

前記ＮチャネルＭＩＳＦＥＴＱｎｌのソースの一部とな
る＋ｉ’型半導体領域１５Ａには、第１層目のアルミニ
ウム膜１０９を介して、接地電位Ｖｓｓ例えばＯｖを給
電するための第２層目の配線２０２が接続されている。

このため、前記ＮチャネルＭＴＳＦＥＴＱｎｌのソース
であるＩＩ”型半導体領域１５Ａ及びｒｌ−型半導体領
域１６Ａには、常時接地電位ＶｓＳが印加される。次に
、トランジスタＢｉ’ＰＬのｎ°型エミッタ１４Ａと、
トランジスタＢｉＰ２の２つあるｎ°型コレクタ引き出
し層８Ｃのうちの一方とは、配ｌｌＡ１０５で接続され
ている。この配［１０５は、トランジスタＢｉＰ１．Ｂ
ｉＰ２、ＰチャネルＭＩＳＦＥＴＱＰＩ、ＮチャネルＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎｌ、Ｑｎ２．Ｑｎ３で構
成されている回路の出力端子となっている。トランジス
タＢｉＰ２の前記と異るもう一方のｎ°型コレクタ引き
出し層８Ｃは、配線１０８によってＮチャネルＭ　Ｉ　
Ｓ　Ｆ　Ｅ　ＴＱ　ｎ　２のソース又はドレインとなる
ｎ°型半導体領域１５Ｂに接続されている。トランジス
タＢｉＰ２のｐ型ベース１３Ｂと、ＮチャネルＭＩＳＦ
ＥＴＱｎ２の前記と異るもう一方のｎ゛型半導体領域１
５Ｂとは、配線１０７で接続されている。トランジスタ
ＢｉＰ２のｎ°型エミッタ１４Ｂと、ＮチャネルＭＩＳ
ＦＥＴＱ　ｎ　３のｎ°型半導体領域１５Ｃは、配線１
０６で接続されている。ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｎ　１のゲート電極１１と、ＮチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ１２のゲート電極１１は、
端部が一体化されている。そして、それら２つのＮチャ
ネルＭＩＳＦＥＴＱｎ２、Ｑｎ３のグー１−電極１１と
、ＰチャネルＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｐ　ｌのゲート電
極１１に配線１０３が接続されている。この配線１０３
は、トランジスタＢ　ｉ　Ｐｌ、ＢｉＦ３、Ｐチャネル
ＭＩＳＦＥＴＱｐｌ。

ＮチャネルＭＩ　５ＦＥＴＱｎ　ｌ、Ｑｎ　２．Ｑｎ　
３で構成されている回路の入力端子となっている。

前記第１層目の配線１０１〜１０９の下には、例えば酸
化シリコン膜からなる第１層目のパッシベーション膜２
０が設けられている。また、第１層目の配線１０１〜１
０９と第２層目の配線２０１〜２０２どの間には、例え
ば酸化シリコン膜の上にリンシリケートガラス（ＰＳＧ
）膜を積層して構成した第２層目のパッシベーション膜
２２が設けられている。

次に、トランジスタＢｉＰｌ、ＢｉＰ２．ＰチャネルＭ
Ｉ　Ｓ　ＦＥＴＱｐ　１、ＮチャネルＭＩＳＦＥＴＱｎ
ｌ、ＱｎＰ２．Ｑｎ３のそれぞれの間の素子分離につい
て説明する。

まず、トランジスタＢｉＰｌとＰチャネルＭＩＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｐ　１の間の素子分離について説明する。

第１図乃至第３図に示しているように、ＰチャネルＭＩ
ＳＦＥＴＱｐｌが設けられているｎ−型ウェル領域３Ａ
の周囲には、ＰチャネルＭＩＳＦＥＴＱｐｌを囲むよう
に、不純物濃度が高く抵抗値の小さいコの字状をしたｎ
°型半導体領域８Ａが設けられており、このｎ゛型半導
体領域８Ａを介して電源電位Ｖｃｃが常時印加されるよ
うになっている。また、π型ウェル領域３Ａ及びｎ°型
半導体領域８Ａの下には、トランジスタＢｉＰ１のコレ
クタの一部を成す抵抗値の小さなｎ°型埋込み層２Ａが
延びてきており、ｒｉ−型ウェル領域３Ａ及びｎ°型半
導体領域８Ａのそれぞれに接続している。このように、
π型ウェル領域３Ａの下にｎ°型埋込み層２Ａを設けて
いることにより、ｎ−型ウェル領域３Ａの電位は、ｎ°
型半導体領域８Ａから遠い部分であっても、前記ｎ゛型
半導体領域８Ａからｒ１°型埋込み層２Ａを通して電源
電位Ｖｃｃが良好に給なされるので、トランジスタＢｉ
Ｐｌの動作の影響を受けることなく電源電位Ｖ　ｃ　ｃ
に固定される。すなわち、ｎ−型ウェル領域３は、ｎ゛
型半導体領域８Ａとｎ゛型埋込み層２Ａによって１〜ラ
ンジスタＢｉＰｌから素子分離された状態となっている
。一方、トランジスタＢｉＰ１のｒ「型コレクタ３Ｂは
、ｎ゛型コレクタ引き出し層８Ｂ及びｎ°型埋込み層２
Ａを通して常に電源電位Ｖｃｃが給電されて電気的に固
定された状態となるので、前記ＰチャネルＭＩＳＦＥＴ
Ｑｐｌの動作の影響を受けることなく。

電気的に分離された状態にされる。

前記π型ウェル領域３Ａと、トランジスタＢｉＰ１のに
型コレクタ３Ｂは、ｎ゛型半導体領域８Ａを設けない状
態では、連続した一つのに型ウェル領域であり、この連
続した一つのｎ−型ウェル領域に前記ｎ゛型半導体領域
８Ａを設けてｎ−型ウェル領域３Ａと、ｎ−型コレクタ
３Ｂの二つに分けたものである。

次に、トランジスタＢｉＰ１及びＰチャネルＭＩ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｐ　ｌと、トランジスタＢ　ｉ　Ｐ　
２の間は、半導体基板１のｎ°型埋込み層２Ａ、２Ｂの
周囲を埋めるようにして設けられたｐ°型半導体領域（
ｐ”型埋込み層）４と、このＰ°型半導体領域４の上に
同じパターンで設けられたｐ−型ウェル領域５と、ｐ−
型ウェル領域５の表面部に形成されたｐ型チャネルスト
ッパ領域６とで電気的に分離されている。同様に、トラ
ンジスタＢｉＰ２とＮチャネルＭＩＳＦＥＴＱｎｌの間
、１−ランジスタＢｉＰ２とＮチャネルＭＩＳＦＥＴＱ
ｎ２又はＱｎ３の間、ＮチャネルＭＩＳＦＥＴＱｎｌと
ＮチャネルＭＩＳＦＥＴＱｎ２又はＱｎ３の間のそれぞ
れが。

前記ｐ゛型半導体領域４と、ｐ”型ウェル領域５と、ｐ
型チャネルストッパ領域６とで電気的に分離されている
。ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　２とＱ
　１１３の間は、それらのゲート電細１１の間のｎ°型
半導体領域１５Ｂを共用しているので、分離はなされて
いない。

次に、前記本発明の一実施例の半導体集積回路装置の製
造方法を説明する。

第８図乃至第１９図は、前記半導体集積回路装置の製造
方法を説明するための図であり、領域Ａはトランジスタ
ｔ３　ｉ　Ｐ　ｌが形成される部分の断面図、領域Ｂは
ＰチャネルＭＩｓＦＥＴＱｐｌが形成される部分の断面
図、領域ＣはＮチャネルＭＩＳＦＥＴＱｎ　ｌｒ　Ｑｎ
　２ｒ　Ｑｎコ３のうちの例えばＮチャネルＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　１が形成される部分の断面図で
ある。なお、トランジスタＢｉＰ２の製造方法は、トラ
ンジスタＢ　ｉ　Ｐ　ｌと同じであり、またＮチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　’Ｌ’　Ｑ　ｎ　２　、　Ｑ　ｎ
　３の製造方法は、ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
Ｑ　ｎ　ｌと回しなので、説明を省略する。

本実施例の半導体集積回路装置の製造方法は、まず、ｐ
−型半導体基板１の全表面を熱酸化して簿い酸化シリコ
ン膜３０（第８図）を形成する。次に。

前記酸化シリコン膜３０の上に例えばＣＶＤで窒化シリ
コン膜３１（第８図）を形成する。そして、これら窒化
シリコン膜３１と酸化シリコン膜３０をレジスト膜を使
ったエツチングで選択的に除去して。

半導体基板１の領域Ａ及び領域Ｂの表面を露出させる。

次に、半導体基板１の露出した領域Ａ及び領域Ｂの表面
に熱拡散でｎ型不純物例えばＡｓを拡散させて、第８図
に示すように、ｎ°型埋込み層２Ａを形成する。次に、
露出しているｎ°型埋込みＷｊ２Ａの表面を熱酸化して
、第９図に示すように、前記酸化シリコン膜３０より少
し厚い酸化シリコン膜３２を形成する。次に、１前記窒
化シリコン膜３１を除去し、この後、半導体基板１の表
面のｎ゛型埋込み層２Ａ以外の部分に、酸化シリコン膜
３２をマスクとしてイオン打込みでｐ型不純物例えばボ
ロンを導入し、このｐ型不純物を熱拡散させて、第１０
図に示すように、ｐ゛型半導体領域４を形成する。

次に、酸化シリコン膜３０．３２を除去し、この後、ｎ
°型埋込み層２Ａ、ｐ’型半導体領域４の上にエピタキ
シャル層３６（第１１図）を形成する。このエピタキシ
ャル層３６は、半導体基板１の上に形成されたものであ
るが、実質的に半導体基板１の一部として機能する。次
に、このエピタキシャル層３６の表面を熱酸化して薄い
酸化シリコン膜３３を形成し、さらに酸化シリコン膜３
３の上に例えばＣＶＤで窒化シリコン膜３４（第１１図
）を形成する。そして、この窒化シリコン膜３４の領域
Ａ及び領域Ｂの上の部分をレジス１〜膜３５（第１１図
）を使ったエツチングで除去した後、第１１図に示すよ
うに、エピタキシャル層３６の領域Ａ及び領域Ｂの部分
へイオン打込みでｎ型不純物３７例えば燐又はヒ素を導
入する。次に、エピタキシャル層３６の表面の窒化シリ
コン膜３４から露出している部分を熱酸化して、前記酸
化シリコン膜３３より少し厚い酸化シリコン膜３８（第
１２図）を形成する。この酸化シリコン膜３８を形成す
る−ときに、先に導入したｎ型不純物３７（第１１図）
がエピタキシャル層３６の中へ少し拡散される。前記酸
化シリコン膜３８を形成した後、第１２図に示すように
、エピタキシャル層３６の酸化シリコン膜３８が設けら
れていない部分へ、Ｐ−型ウェル領域５を形成するため
のｎ型不純物３９例えばボロンをイオン打込みで導入す
る。次に、酸化シリコン膜３０．３８の上に例えばＣＶ
Ｄで窒化シリコン膜４０（第１３図）を形成し、この窒
化シリコン膜４０をレジスト膜を使ったエツチングで選
択的に除去して（第１３図）、後にフィールＩ・絶縁膜
７を形成するときのマスクを形成する。前記ＣＶＤで窒
化シリコン膜４０を形成するときの熱で、先に導入した
ｎ型不純物３９が少し拡散されて、浅いｐ−型ウェル領
域５が形成される。次に、第１３図に示すように、窒化
シリコン膜４０および酸化シリコン膜３８をイオン打込
みのマスクとして、ｐ−型ウェル領域５の表面の窒化シ
リコン膜４０から露出する部分にイオン打込みで、ｐ型
チャネルストッパ領域６を形成するためのｎ型不純物４
１を導入する。次に、ｎ−型ウェル領域３およびｐ−型
ウェル領域５の表面の窒化シリコン膜４０から露出する
部分を熱酸化して、第１４図に示すように、フィールド
絶縁膜７を形成する。このフィールド絶縁膜７を形成す
るときの熱で浅いｎ−型ウェル領域３及びｐ−型ウェル
領域５のそれぞれが拡散されて、１型ウエル領域３はｎ
゛型埋込み層２Ａに達し、ｐ−型ウェル領域５はｐ゛型
半導体領域４へ達する。また、先に導入しておいたＰチ
ャネルストッパ領域６を形成するためのｐ型不純物がフ
ィールド絶縁膜７を形成するときの熱で拡散されて、ｐ
型チャネルストッパ領域６が形成される。この後、窒化
シリｍｌ　ｙ　膜４ｏを除去し、次に酸化シリコン膜３
３を除去、ア、　ｒｉ−型ウェル領域３及びｐ−型ウェ
ル領域５のフィールド絶縁膜７で覆れていない部分を露
出させる。この後、前記ｒｉ−ミー型ウェル３及びｐ−
型ウェル領域５のフィールド絶縁膜７から露出している
表面部分を熱酸化して、薄い酸化シリコン膜（ゲート絶
縁膜）１０を形成する。次に、例えばＣＶＤで多結晶シ
リコン膜１１Ａ（第１５図）を形成し、さらにこの上に
高融点金属シリサイド膜１１Ｂ例えばタングステンシリ
サイド膜（第１５図）を形成した後、これら高融点金属
シリサイド膜１１Ｂ及び多結晶シリコン膜１１Ａをレジ
スト膜を使ったエツチングでパターニングして、第１５
図に示すように、ゲート電極１１を形成する。この後、
パターニングに使ったレジスト膜を除去する。次に。

ｎ゛型半導体領域８Ａ及びｎ°型コレクタ引き出し層８
Ｂを形成するために行うイオン打込みのマスクとしてレ
ジスト膜４２（第１６図）を形成した後、π型ウェル領
域３の表面の所定部分へイオン打込みでｎ型不純物例え
ば燐又はヒ素を導入して、第１６図に示すように、ｎ゛
型半導体領域８Ａ及びｎ。

型コレクタ引き出し層８Ｂを形成する。この後、レジス
ト膜４２を除去する。この段階では、　ｒ＋７型半導体
領域８Ａ及びｎ゛型コレクタ引き出し層８Ｂは浅く、ｎ
°型埋込み層２Ａまで達していない。この後、ｎ°型半
導体領域８Ａ及び１１″型コレクタ引き出し層８Ｂのそ
れぞれを熱拡散させて、ｎ°型埋込み層２Ａまで届かせ
る。ｎ°型半導体領域８Ａがｎ”型埋込み層２Ａまで達
することにより、領域Ａから領域Ｂまで連続で設けられ
ていたｎ−型ウェル領域３が、イ型ウェル領域３Ａとｎ
−型ウェル領域３Ｂの２つに分けられる。次に、領域Ｃ
献外の部分をレジスト膜で覆った後、ＮチャネルＭ　Ｉ
　Ｓ　Ｆ　Ｅ　ＴＱｎｌのソース、ドレインの一部であ
るπ型半導体領域１６Ａを形成するために、ｎ型不純物
例えばヒ素をイオン打込みで導入する。次に、前記レジ
スト膜を除去した後、新に領域Ａのベース１３Ａが形成
される部分以外の部分を覆うレジスト膜を形成し、この
後、ベース領域１３Ａを形成するためのｎ型不純物例え
ばボロンを導入する。この後、前記レジスト膜を除去し
、次にアニールして前記ｎ型不純物及びｎ型不純物のそ
れぞれを拡散させて、第１７図に示すように、領域Ａに
はｐ型ベース領域１３Ａを形成し、領域Ｃにはソース、
ドレインの一部であるπ型半導体領域１６Ａを形成する
。次に。

例えばＣＶＤで酸化シリコン膜を形成し、これを反応性
イオンエツチングでエッチバックしてサイドウオール１
２（第１８図）を形成する。次に、領域Ａのエミッタ１
４Ａを形成する部分と、領域Ｃ以外の部分を覆うレジス
］・膜を形成し、この後イオン打込みでｎ型不純物例え
ばヒ素を領域Ａのベース１３Ａの中のエミッタ１４Ａが
形成される部分と、領域Ｃのソース、ドレインの一部で
あるｎ′型半導体領域１５Ａが設けられる部分へ導入す
る。この後、前記レジスト膜を除去しアニールして、第
１８図に示すように、領域Ａにはｎ″型エミッタ１４Ａ
を形成し、領域Ｃにはソース、ドレインの一部であるｎ
゛型半導体領域１５Ａを形成する。この後、第１９図に
示すように、第１層目のパッシベーション膜２０、接続
孔２１．第１層目のアルミニラ１１膜からなる配線１０
０．第２層目のパッシベーション膜２２゜第２層目のア
ルミニウム膜からなる配線２００のそれぞれを形成する
。

なお、前記バイポーラトランジスタＢｉＰ１のｎ°型半
導体領域８Ｂ、　ｒｉ’型埋込み層２Ａ、ｒｉ−型コレ
クタ３Ｂのそれぞれと、ＰチャネルＭＩＳＦＥＴＱｐｌ
が設けられているπ型ウェル領域３Ａとこの下のｎ°型
埋込み層２Ａとは、電源電位Ｖ　ｃ　ａに保たれていれ
ばよいので、バイポーラ！・ランジスタＢｉＰ１は、ｎ
°型コレクタ引き出し層８Ｂ。

ｎ゛型埋込み層２Ａ及びｎ−型コレクタ３Ｂのそれぞれ
に電源電位ｖｃｃを印加し、ｎ°型エミッタ１４Ａには
電源電位Ｖｃｃより高い電位を印加することにより、前
記ｎ°型コレクタ引き出し層８Ｂ、ｎｉ型埋込看層２Ａ
、ｎ−型コレクタ３Ｂをエミッタとし、ｎ゛型エミッタ
１４Ａをコレクタとして動作させることも可能である。

以上、説明したように、本実施例によれば、半導体基板
１にバイポーラトランジスタＢｉＰ１を設け、前記半導
体基板１の前記パイボーラトランジスタ１３　ｉ　Ｐ　
ｌから離れた部分に前記半導体基板１と反対導電型のウ
ェル領域３Ａを設け、該ウェル領域３Ａ（７１表面部ニ
Ｍ　Ｉ　Ｓ　ＦＥ’ｌ’Ｑｐ　１　ｔｕＱｉｆた半導体
集積回路装置において、前記ＭＩＳＦＥＴＱｐｌが設け
られたウェル領域３Ａから前記バイポーラトランジスタ
ＢｉＰ］のコレクタ３Ｂ又はエミッタ（３Ｂ）までを連
続した一つの第１半導体領域（ｎ−型ウェル領域３）で
構成し、該第１半導体領域の前記バイポーラトランジス
タＢｉＰｌとＭＩＳＦＥＴＱｐｌの間に、前記第１半導
体領域（ｎ−型ウェル領域３）と同一導電型でかつ第１
半導体領域より不純物濃度が高くさらに第１半導体領域
の表面からほぼ底部まで達する深さの深い第２半導体領
域８Ａを設けたことにより、コレクタ３Ｂ又はエミッタ
（３Ｂ）に常時ウェル領域３Ａと同電位が印加される前
記バイポーラトランジスタＢｉＰ１では、そのバイポー
ラトランジスタＢｉＰｌと前記ウェル領域３Ａの間の電
気的な分離が、そのバイポーラトランジスタＢｉＰ１と
ＭＩＳＦＥＴＱｐｌの間に設けられた不純物濃度の高い
第２半導体領域８Ａに所定の電位（Ｖｃｃ）を印加する
ことによって行なわれる。すなわち、バイポーラトラン
ジスタＢｉＰｌのコレクタ３Ｂ又はエミッタ（３Ｂ）ま
たは前記ウェル領域３Ａと反対導電型の半導体領域（ｎ
’型半導体領域４及びｐ−型ウェル領域５）−Ｓ−介在
させることなく行なわれる。このように、同電位が印加
されるコレクタ又はエミッタとウェル領域の間に、電気
的な分離を行うための半導体領域を設けないので、半心
体集積回路装置の集積度を向上することができる。

また、前記第１　（ｎ型ウェル領域３）及び第２半導体
領域（ｒｉ’型半導体領域８Ａ）をベースとし、前記ウ
ェル３Ａ領域に設けられるＭＩＳＦＥＴＱｐｌのｐ゛型
ソース、ドレイン９をエミッタとして寄生のバイポーラ
トランジスタが構成されるが。

この寄生のパイボーラトンジスタのベースである前記第
２半導体領域８Ａの不純物濃度が高いため、寄生バイポ
ーラトランジスタの少数キャリア（ホール）を短時間で
消滅させることができる。これにより、前記寄生のバイ
ポーラトランジスタが動作しないので、ラッチアップの
発生を低減することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、前記実施例では、トランジスタＢｉＰ１とＰチ
ャネルＭＩＳＦＥＴＱｐｌにおいて、【Ｌ″型埋込み層
２Ａが、ＰチャネルＭ　Ｉ　Ｓ　Ｆ　ｋヱＴＱｐ１が設
けられているｒ「型ウェル領域３Ａの下部にまで設けら
れているが、π型ウェル領域２Ａの側面に接してｎ°型
半導体領域８Ａが設けられており。

このｒＩ″型半導体領域８Ａを通してｎ−型ウェル領域
３ＡにＦ分電源電位Ｖｃｃを給電することができるので
、前記ｒｌ’型埋込み層２Ａは、トランジスタＢｉＰｌ
領域のみに設け、ｎ−型ウェル領域３Ａの下には設けな
いようにしてもよい。この場合、　ｎ−型ウェル領域３
Ａの全周を囲むように、前記ｎ゛型半導体領域８Ａを設
けることが望ましい。

また、前記実施例は、コレクタが電源電位ＶｃＣに接続
されるＮＰＮバイポーラトランジスタと。

ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴが設けられるπ型ウェル
領域の間の素子分離技術について述べたが、コレクタが
接地電位Ｖｓｓに接続されるＰＮＰパイポーラトンジス
タと、ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔが設けられる
Ｐ−型ウェル領域との間の素子分離技術に適用すること
も可能である。この場合、半導体基板１はｎ−型、埋込
み層２Ａはｐ°型、コレクタ３Ｂはｐ−型、ベース１３
Ａはｎ型、エミッタ１４Ａはｐ°型、コレクタ引き出し
層８Ｂはｐ゛型にする。また、前記実施例でＰチャネル
ＭＩＳＦＥＴＱｐＬが設けられていたｎ−型ウェル領域
３Ａはｐ−型にし、これにＮチャネルＭＩＳＦＥＴを設
けるようにする。

また、前記実施例でｎ−型ウェル領域３Ａに電源電位■
ｃｃを給電していたｎ°型半導体領域８Ａはｐ。

型にする。そして、このｐ°型半導体領域８Ａに常時接
地電位Ｖｓｓ例えば０■を給電するようにして、前記ｐ
−型ウエル領域３Ａと、Ｐ　Ｎ　Ｉ）バイポーラトラン
ジスタの間の素子分離を行うようにする。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

同電位が印加されるウェル領域と、コレクタ又はエミッ
タの間に素子分離領域を設けずに、それらウェル領域か
らコレクタ又はエミッタまでを連続した一つの半導体領
域で構成し、これに不純物１度の高い半導体領域を通し
て所定の電位を印加して素子分離を行うようにしている
ので、前記バイポーラトランジスタと、前記ウェル領域
の間が縮小されて、半導体集積回路装置の集積度を向上
することができる。

また、前記第１及び第２半導体領域をベースとし、前記
ウェル領域に設けられるＭＩＳＦＥＴのソース、ドレイ
ンをエミッタとして寄生のバイポーラトランジスタが構
成されるが、この寄生のパイボーラトンジスタのベース
である前記第２半導体領域の不純物濃度が高いため、寄
生バイポーラ１−ランジスタの少数キャリアを短時間で
消滅させることができる。これにより、前記寄生のバイ
ポーラ１〜ランジスタが動作しないので、ラッチアップ
の発生を低減することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の半導体集積回路装置の要
部の平面図。 第２図は、第１図に示した半導体集積回路装置の要部の
半導体基板上の配線を除いて示した平面図、 第３図は、第１図に示した半導体集積回路＆ｊ置の要部
のｌ［１−Ｉ１１切断線における断面図、第４図は、第
１図に示した半導体集積回路装置の要部のＩＶ−ＩＶ切
断線における断面図。 第５図は、第１図に示した半導体集積回路装置の要部の
゛■−■切断線における断面図、第６図は、第１図に示
した半導体集積回路装置の要部のＶｌ−ＶＩ切断線にお
ける断面図。 第７図は、第１図に示した半導体集積回路装置の要部の
等価回路図である。 第８図乃至第１９図は、本発明の一実施例の半導体集積
回路装置の製造方法を説明するための図である。 図中、１・・・半導体基板、２Ａ、２Ｂ・・・ｎ’型埋
込み層、３　Ａ、　３１３　ｒ　３　Ｃ−ｎ−型領域、
４・・ｐ°型領領域５・・ｐ−型領域、６・・・ｐ型チ
ャネルストッパ領域、７・・フィールド絶縁膜、８Ａ・
・１１’型半導体領域、８Ｂ、８Ｃ・・・ｒｆ型コレク
タ引き出し層、９・・ｐ°°ソース、１〜レイン、１３
Ａ、１３Ｂ・・・ｐ型ベース。 １４Ａ、１４Ｂ・・１１″型エミツタ、　１５Ａ　、　
１５Ｂ　、　１５Ｃ・ｒ１°型領域（ソース、１〜レイ
ンの一部）　、１６Ａ、　１６［３，１６Ｃ・・ｒｉ−
型領域（ソース、トレインの一部）である。 代理人　弁理Ｊ：　秋１ｆｌ収喜

Claims (1)

1. 【特許請求の範囲】 １、半導体基板にバイポーラトランジスタを設け、前記
   半導体基板の前記バイポーラトランジスタから離れた部
   分に前記半導体基板と反対導電型のウェル領域を設け、
   該ウェル領域の表面部にＭＩＳＦＥＴを設けた半導体集
   積回路装置において、前記ＭＩＳＦＥＴが設けられたウ
   ェル領域から前記バイポーラトランジスタのコレクタ又
   はエミッタまでを連続した一つの第１半導体領域で構成
   し、該第１半導体領域の前記バイポーラトランジスタと
   ＭＩＳＦＥＴの間に、前記第１半導体領域と同一導電型
   でかつ第１半導体領域より不純物濃度が高くさらに第１
   半導体領域の表面からほぼ底部まで達する深さの第２半
   導体領域を設けたことを特徴とする半導体集積回路装置
   。 ２、前記第２半導体領域を通して、前記第１半導体領域
   に所定電位を印加することを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３、前記コレクタ又はエミッタには、前記ウェル領域と
   同電位が印加されることを特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。