JPH0276321A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH0276321A JPH0276321A JP63228188A JP22818888A JPH0276321A JP H0276321 A JPH0276321 A JP H0276321A JP 63228188 A JP63228188 A JP 63228188A JP 22818888 A JP22818888 A JP 22818888A JP H0276321 A JPH0276321 A JP H0276321A
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- thin film
- film transistor
- gate
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、各種プリンタ、密着型イメージセンサ、各種
デイスプレィ装置等において、ドライバーあるいはスイ
ッチング回路として用いられる薄膜トランジスタアレイ
に関するものである。
デイスプレィ装置等において、ドライバーあるいはスイ
ッチング回路として用いられる薄膜トランジスタアレイ
に関するものである。
第３図に、従来の薄膜トランジスタアレイの１例を示す
。 第３図において、Ｑ、ないしＱ、は薄膜トランジスタア
レイを構成するＩｔｌｌ）ランジスタ、ＶＧＩないしＶ
ＧＩはゲート信号、ＶｌｌｌないしＶ。３はデータ信号
、ＣＬＩないしＣＬＪは負荷容量、ＶＯＩないし■。３
は出力信号、Ｃ，！１ないしＣａ５ｓはゲート・ソース
間容量、Ｓはソース、Ｄはドレイン、Ｇはゲート、ｔ、
ないしＬ４は時刻である。薄膜トランジスタは３個しか
描いてないが、実際には多数配列されている。 このような薄膜トランジスタアレイにおける個々の薄膜
トランジスタの動作を、任意の１個の薄膜トランジスタ
に着目して（ここではＱ、に着目する）説明する。 先ず、動作の概要を述べると、次の通りである。 ゲート信号ＶＧＩによって薄膜トランジスタＱ１がオン
されると、データ信号ＶＤＩにより負荷容１ｃＬ１が充
電される。その充電電圧が、出力信号■。。 として取り出される。なお、動作の詳細は、第４図を参
照しながら説明する。 第４図は、第３図の１個の薄膜トランジスタの動作を説
明する波形図である。第４図（イ）はデータ信号■、１
．第４図（ロ）はゲート信号Ｖ ｃ ＋ ＋第４図（ハ
）は出力信号■。、の波形を表している。 以下、時間の経過に従って説明する。 ■ 時刻１．−１．の間の動作 ゲート信号ＶＧＩの値は、パルスｂ１が出てハイの値Ｖ
ＧＧとなっているから、薄膜トランジスタＱ１はオンす
る。この時データ信号Ｖ Ｄ ｌの値は、パルスａが出
てハイの値■。。となっている。 そのため、負荷容Ｉ ＣＬ Ｉは、このデータ信号値ｖ
ａｎによって充電されることになる。そして、充電電圧
が出力信号ＶＯＩとして取り出される。 第４図（ハ）に示す出力信号■。１の波形は、時刻（１
においてそれ以前の値よりΔＶだけ飛び上がっている。 その理由は、ゲート信号ＶＧＩがＶＣＣに立ち上がった
際、その電圧の急変がゲートＧとソースＳ間に本来的に
存在するゲート・ソース間容量 Ｃｃ ｓ １を通じて
ソースＳ側に伝えられ、負荷容量ｃＬ、の電位を引き上
げるからである。 このような現象をフィードスルー現象といい、変化する
電圧ΔＶをフィードスルー電圧と言う。 Δ■の値は次式で表される。 ＣＬＩ ＋ Ｃａｓ＋ 負荷容Ｉ ＣＬ Ｉの充電が進むにつれ出力信号ＶＯＩ
の値も上昇するが、上昇するとデータ信号値ｖＧＧとの
差がそれだけ少なくなるから、薄膜トランジスタＱ、を
流れる電流が小となり、出力信号ＶＯＩの上昇速度もゆ
っくりとなる。やがて、出力ハイレベルピークＶ。に達
する。 出力信号■。１は、ゲート信号ＶＧＩが立ち下がるまで
（時刻ｔ２まで）出力ハイレベルピーク■Ｈの値を維持
する。 ■ 時刻り、〜時刻ｔ、までの動作 時刻ｔ！においてゲート信号ＶＧＩが立ち下がると、そ
の急激な電位変動はゲート・ソース間容量ＣＧ Ｓ ｌ
を通じてソースＳ側に伝えられ、負荷容量ＣＬＩの電位
を低下させる。従って、出力信号Ｖｌｌｌも低下する。 この低下分は、先にも述べたフィードスルー電圧Δ■で
ある。 低下して落ち着いた値が、出力ハイレベルＶ。Ｈとなる
。ゲート信号Ｖ Ｇ ｌが次にハイ（ＶＧＧ）になる時
（時刻１３）まで薄膜トランジスタＱ、はオフであるか
ら、出力ハイレベル■。□の値が維持される。そして、
この■。８の値を用いて、出力ハイレベルに応じた動作
が行われる。 なお、波形Ｃ，は、データ信号ＶＤ＋がハイ（Ｖ。、）
であってゲートがオンされた時から、次にゲートがオン
される時までの波形である。 ■ 時刻ｔ、〜時刻ｔ４までの動作 時刻ｔ３でゲート信号Ｖ Ｇ ｌのパルスｂ２が立ち上
がると、フィードスルー現象により、出力信号ＶＯＩは
フィードスルー電圧ΔＶだけ瞬間的に上昇する。 しかし、時刻ｔ、〜時刻ｔ４の期間においては、データ
信号■、はぜ口であるから、負荷容！１ ｃ ｔ １は
放電し、出力信号ＶＯＩは急激にゼロまで低下する。低
下した状態が時刻Ｌイまで維持される。 ■ 時刻Ｌ４以後の動作 時刻ｔ４でゲート信号ＶＧＩのパルスｂ、が立ち下がる
と、フィードスルー現象により出力信号■。１はフィー
ドスルー電圧Δ■だけ下がり、マイナスの値となる。こ
れが出力ローレベルピークｖＬである。 従って、時刻ｔ４以後にあってゲート信号ｖ、、１がゼ
ロとなった時の薄膜トランジスタＱ１を取りまく電位の
関係は次のようになる。即ち、ゲートＧの’Ｗ位（０）
はソースＳの電位（−Δ■）に対して正であり、且つド
レインＤの電位（０・・・データ信号Ｖ、の値）もソー
スＳに対して正である。 ところが、周知のように、薄膜トランジスタでは、ソー
スＳとドレインＤとはトランジスタの構造上、対称とな
っており、いずれがソースあるいはドレインとなって動
作することも可能である。 そのため、時刻ｔ４以後も薄膜トランジスタＱ１には電
流が流れ、出力信号ＶＯＩは出力ローレベルピークｖＬ
より徐々に上昇する。そして、ソースＳ、ドレインＤ間
の電圧が薄膜トランジスタＱ１のスレッシュホールド電
圧Ｖい〔薄膜トランジスタＱ、の両端（ソースＳ、ドレ
インＤ間）にかかる電圧が、これ以下になったら導通し
なくなるという電圧〕になったところで落ち着（、その
ようにして落ち着いた値が、出力ローレベルＶＯｔであ
る。つまり、ＶＯＬ”’ ｖｔｈである。 この出力ローレベルＶＯＬにより、出力信号ｖｏ。 がローの時になすべきとされている動作が行われる。 なお、波形Ｃ！は、データ信号Ｖｌｌｌがゼロの時にゲ
ート信号がオン（Ｖａｓ）となってから、次にゲート信
号がオンとなるまでの出力信号■。１の波形である。 なお、薄膜トランジスタアレイに関する文献としては、
“ＡＭＯＲＰＨＯυＳ Ｓｉ ＨＬＥＣＴＲＯＮＩＣＤ
ＢνＩＣＥＳＡＮＤ Ｔｉ１ｌ！ＩＲＡＰＰＬＩＣＡＴ
ｆＯＮＳ″Ｍａｌｃｏｌｓ Ｊ、ＴｈｏｓｐｓｏｎＨｓ
ｉｎｇ Ｃ０τｕａｎ、 ＩＨＤＭ ８６ Ｐ１９２−
１９５（＊にＦｉｇ、８ ）がある。
。 第３図において、Ｑ、ないしＱ、は薄膜トランジスタア
レイを構成するＩｔｌｌ）ランジスタ、ＶＧＩないしＶ
ＧＩはゲート信号、ＶｌｌｌないしＶ。３はデータ信号
、ＣＬＩないしＣＬＪは負荷容量、ＶＯＩないし■。３
は出力信号、Ｃ，！１ないしＣａ５ｓはゲート・ソース
間容量、Ｓはソース、Ｄはドレイン、Ｇはゲート、ｔ、
ないしＬ４は時刻である。薄膜トランジスタは３個しか
描いてないが、実際には多数配列されている。 このような薄膜トランジスタアレイにおける個々の薄膜
トランジスタの動作を、任意の１個の薄膜トランジスタ
に着目して（ここではＱ、に着目する）説明する。 先ず、動作の概要を述べると、次の通りである。 ゲート信号ＶＧＩによって薄膜トランジスタＱ１がオン
されると、データ信号ＶＤＩにより負荷容１ｃＬ１が充
電される。その充電電圧が、出力信号■。。 として取り出される。なお、動作の詳細は、第４図を参
照しながら説明する。 第４図は、第３図の１個の薄膜トランジスタの動作を説
明する波形図である。第４図（イ）はデータ信号■、１
．第４図（ロ）はゲート信号Ｖ ｃ ＋ ＋第４図（ハ
）は出力信号■。、の波形を表している。 以下、時間の経過に従って説明する。 ■ 時刻１．−１．の間の動作 ゲート信号ＶＧＩの値は、パルスｂ１が出てハイの値Ｖ
ＧＧとなっているから、薄膜トランジスタＱ１はオンす
る。この時データ信号Ｖ Ｄ ｌの値は、パルスａが出
てハイの値■。。となっている。 そのため、負荷容Ｉ ＣＬ Ｉは、このデータ信号値ｖ
ａｎによって充電されることになる。そして、充電電圧
が出力信号ＶＯＩとして取り出される。 第４図（ハ）に示す出力信号■。１の波形は、時刻（１
においてそれ以前の値よりΔＶだけ飛び上がっている。 その理由は、ゲート信号ＶＧＩがＶＣＣに立ち上がった
際、その電圧の急変がゲートＧとソースＳ間に本来的に
存在するゲート・ソース間容量 Ｃｃ ｓ １を通じて
ソースＳ側に伝えられ、負荷容量ｃＬ、の電位を引き上
げるからである。 このような現象をフィードスルー現象といい、変化する
電圧ΔＶをフィードスルー電圧と言う。 Δ■の値は次式で表される。 ＣＬＩ ＋ Ｃａｓ＋ 負荷容Ｉ ＣＬ Ｉの充電が進むにつれ出力信号ＶＯＩ
の値も上昇するが、上昇するとデータ信号値ｖＧＧとの
差がそれだけ少なくなるから、薄膜トランジスタＱ、を
流れる電流が小となり、出力信号ＶＯＩの上昇速度もゆ
っくりとなる。やがて、出力ハイレベルピークＶ。に達
する。 出力信号■。１は、ゲート信号ＶＧＩが立ち下がるまで
（時刻ｔ２まで）出力ハイレベルピーク■Ｈの値を維持
する。 ■ 時刻り、〜時刻ｔ、までの動作 時刻ｔ！においてゲート信号ＶＧＩが立ち下がると、そ
の急激な電位変動はゲート・ソース間容量ＣＧ Ｓ ｌ
を通じてソースＳ側に伝えられ、負荷容量ＣＬＩの電位
を低下させる。従って、出力信号Ｖｌｌｌも低下する。 この低下分は、先にも述べたフィードスルー電圧Δ■で
ある。 低下して落ち着いた値が、出力ハイレベルＶ。Ｈとなる
。ゲート信号Ｖ Ｇ ｌが次にハイ（ＶＧＧ）になる時
（時刻１３）まで薄膜トランジスタＱ、はオフであるか
ら、出力ハイレベル■。□の値が維持される。そして、
この■。８の値を用いて、出力ハイレベルに応じた動作
が行われる。 なお、波形Ｃ，は、データ信号ＶＤ＋がハイ（Ｖ。、）
であってゲートがオンされた時から、次にゲートがオン
される時までの波形である。 ■ 時刻ｔ、〜時刻ｔ４までの動作 時刻ｔ３でゲート信号Ｖ Ｇ ｌのパルスｂ２が立ち上
がると、フィードスルー現象により、出力信号ＶＯＩは
フィードスルー電圧ΔＶだけ瞬間的に上昇する。 しかし、時刻ｔ、〜時刻ｔ４の期間においては、データ
信号■、はぜ口であるから、負荷容！１ ｃ ｔ １は
放電し、出力信号ＶＯＩは急激にゼロまで低下する。低
下した状態が時刻Ｌイまで維持される。 ■ 時刻Ｌ４以後の動作 時刻ｔ４でゲート信号ＶＧＩのパルスｂ、が立ち下がる
と、フィードスルー現象により出力信号■。１はフィー
ドスルー電圧Δ■だけ下がり、マイナスの値となる。こ
れが出力ローレベルピークｖＬである。 従って、時刻ｔ４以後にあってゲート信号ｖ、、１がゼ
ロとなった時の薄膜トランジスタＱ１を取りまく電位の
関係は次のようになる。即ち、ゲートＧの’Ｗ位（０）
はソースＳの電位（−Δ■）に対して正であり、且つド
レインＤの電位（０・・・データ信号Ｖ、の値）もソー
スＳに対して正である。 ところが、周知のように、薄膜トランジスタでは、ソー
スＳとドレインＤとはトランジスタの構造上、対称とな
っており、いずれがソースあるいはドレインとなって動
作することも可能である。 そのため、時刻ｔ４以後も薄膜トランジスタＱ１には電
流が流れ、出力信号ＶＯＩは出力ローレベルピークｖＬ
より徐々に上昇する。そして、ソースＳ、ドレインＤ間
の電圧が薄膜トランジスタＱ１のスレッシュホールド電
圧Ｖい〔薄膜トランジスタＱ、の両端（ソースＳ、ドレ
インＤ間）にかかる電圧が、これ以下になったら導通し
なくなるという電圧〕になったところで落ち着（、その
ようにして落ち着いた値が、出力ローレベルＶＯｔであ
る。つまり、ＶＯＬ”’ ｖｔｈである。 この出力ローレベルＶＯＬにより、出力信号ｖｏ。 がローの時になすべきとされている動作が行われる。 なお、波形Ｃ！は、データ信号Ｖｌｌｌがゼロの時にゲ
ート信号がオン（Ｖａｓ）となってから、次にゲート信
号がオンとなるまでの出力信号■。１の波形である。 なお、薄膜トランジスタアレイに関する文献としては、
“ＡＭＯＲＰＨＯυＳ Ｓｉ ＨＬＥＣＴＲＯＮＩＣＤ
ＢνＩＣＥＳＡＮＤ Ｔｉ１ｌ！ＩＲＡＰＰＬＩＣＡＴ
ｆＯＮＳ″Ｍａｌｃｏｌｓ Ｊ、ＴｈｏｓｐｓｏｎＨｓ
ｉｎｇ Ｃ０τｕａｎ、 ＩＨＤＭ ８６ Ｐ１９２−
１９５（＊にＦｉｇ、８ ）がある。
しかしながら、前記したような従来の薄膜トランジスタ
アレイには、フィードスルー現象により次のような問題
点があった。 第１の問題点は、出力ハイレベルＶ。、Ｉが与えられた
データ信号（ｖＩｌｌ）よりフィードスルー電圧ΔＶだ
け下がってしまうので、所望の動作をさせるのに不十分
な場合があるという問題点である。 所望の動作をさせようとすると、予め出力ハイレベルＹ
ＯＮよりフィードスルー電圧ΔＶだけ高い値をデータ信
号（ＶＤ＋）として用意しなければならない。 第２の問題点は、出力ローレベルＶ。Ｌは薄膜トランジ
スタのスレッシュホールド電圧Ｖいの値に依存するが、
この値は一定ではなく、薄膜トランジスタ動作中に時間
の経過と共に変化し、出力ローレベルＶ。Ｌは安定した
値とはならないという問題点である。 出力ローレベルＶＯＬが安定しないと、例えば、次のよ
うな不都合がある。薄膜トランジスタアレイが画像処理
装置等に使用されていて、階調性を得ようとする場合に
、出力電位のハイとロー間の電位差が安定しないことに
なり、誤差が生じてしまう。 本発明は、以上のような問題点を解決することを課題と
するものである。
アレイには、フィードスルー現象により次のような問題
点があった。 第１の問題点は、出力ハイレベルＶ。、Ｉが与えられた
データ信号（ｖＩｌｌ）よりフィードスルー電圧ΔＶだ
け下がってしまうので、所望の動作をさせるのに不十分
な場合があるという問題点である。 所望の動作をさせようとすると、予め出力ハイレベルＹ
ＯＮよりフィードスルー電圧ΔＶだけ高い値をデータ信
号（ＶＤ＋）として用意しなければならない。 第２の問題点は、出力ローレベルＶ。Ｌは薄膜トランジ
スタのスレッシュホールド電圧Ｖいの値に依存するが、
この値は一定ではなく、薄膜トランジスタ動作中に時間
の経過と共に変化し、出力ローレベルＶ。Ｌは安定した
値とはならないという問題点である。 出力ローレベルＶＯＬが安定しないと、例えば、次のよ
うな不都合がある。薄膜トランジスタアレイが画像処理
装置等に使用されていて、階調性を得ようとする場合に
、出力電位のハイとロー間の電位差が安定しないことに
なり、誤差が生じてしまう。 本発明は、以上のような問題点を解決することを課題と
するものである。
【課題を解決するための手段】
前記課題を解決するため、本発明では、連続して発生さ
れるゲート信号により順次オンされる複数の薄膜トラン
ジスタを有する薄膜トランジスタアレイにおいて、或る
ゲート信号によりオンされる薄膜トランジスタの出力端
子と後続する所定数のゲート信号を供給する該所定数の
ゲートラインとの間にそれぞれフィードスルー補正用の
容量を接続することとした。
れるゲート信号により順次オンされる複数の薄膜トラン
ジスタを有する薄膜トランジスタアレイにおいて、或る
ゲート信号によりオンされる薄膜トランジスタの出力端
子と後続する所定数のゲート信号を供給する該所定数の
ゲートラインとの間にそれぞれフィードスルー補正用の
容量を接続することとした。
薄膜トランジスタには、その構造上、ゲートとソース間
（あるいはゲートとドレイン間）に容量が存在する。 仮に、ソースを出力端子とした場合、ゲート信号のパル
スが立ち下がった時、上記容量を通して出力電位も低下
する（フィードスルー現象）。 しかし、或るゲート信号によりオンされる薄膜トランジ
スタの出力端子と、後続する所定数（例えば、２個）の
ゲート信号を供給する該所定数（例えば、２個）のゲー
トラインとの間にそれぞれフィードスルー補正用の容量
を接続しておくと、前のゲート信号の立ち下がりによる
出力電位の低下が、後続する次のゲート信号の立ち上が
りによる上昇によって直ちに補正される。 このように補正される期間の長さは、前記所定数をいく
つにするかによって決めることが出来る。
（あるいはゲートとドレイン間）に容量が存在する。 仮に、ソースを出力端子とした場合、ゲート信号のパル
スが立ち下がった時、上記容量を通して出力電位も低下
する（フィードスルー現象）。 しかし、或るゲート信号によりオンされる薄膜トランジ
スタの出力端子と、後続する所定数（例えば、２個）の
ゲート信号を供給する該所定数（例えば、２個）のゲー
トラインとの間にそれぞれフィードスルー補正用の容量
を接続しておくと、前のゲート信号の立ち下がりによる
出力電位の低下が、後続する次のゲート信号の立ち上が
りによる上昇によって直ちに補正される。 このように補正される期間の長さは、前記所定数をいく
つにするかによって決めることが出来る。
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図は、本発明の基本的な概念を説明する図である。 符号は、第３図のものに対応している。 そして、ＣＦ＋！ ＋ ＣＦ＋３ 、 ＣＦ２３
はフィードスルー補正容量、ｔｌないしｔｌｌは時刻で
ある。 構成上、第３図と異なる点は、フィードスルー補正容量
を挿入した点だけである。 フィートスルー補正容量の果たす役割は、フィートスル
ー現象による出力信号の変化した分を、つづいて与えら
れるゲート信号の変化を利用して直ちに相殺することに
ある。これにより、出力信号は、フィードスルー電圧Δ
■だけ低下させられることがない。 なお、ゲート信号ＶＧＩ〜ＶＧ３は、同しハイレベル値
ＶＣＣを有し、シフトレジスタ等からゲート信号ＶＧＩ
がオフになった時点でゲート信号■、！がオンとなり、
ゲート信号ＶＧｔがオフとなった時点でゲート信号ＶＧ
３がオンとなるように連続的に与えられるものとする。 次に、１個の薄膜トランジスタに着目しくここでは薄膜
トランジスタＱ１に着目する）、その動作を第２図を参
照しつつ詳細に説明する。第２図は、第１図の動作を説
明する波形図である。第２図（イ）はデータ信号ＶＤＩ
を示し、第２図（ロ）はゲート信号ＶＧＩを示し、第２
図（ハ）はゲート信号ｖ６□、第２図（ニ）はゲート信
号■Ｇ ３ ＋第２図（ホ）は出力信号■。ｌを示す。 フィードスルー現象が発生する時点であるゲート信号変
化時を除いた期間における動作は、第３図における動作
と同様である。従って、ここでは、フィードスルー現象
が発生する時点であるゲート信号変化時に絞って説明す
る。 ■ 時刻り、２における動作 薄膜トランジスタＱ、に対するゲート信号ＶＧＩのパル
スｂ、が立ち下がり、ゲート・ソース間容量Ｃ６，１を
通してのフィードスルー現象により、出力信号■。ｌは
上記立ち下がりに応して一瞬低下する（Δ■低下）。 しかし、この時刻には、隣接する薄膜トランジスタＱ！
に対するゲート信号ＶＣＺのパルスｂｚ＋が立ち上がる
。この立ち上がりの電位変化は、フィートスルー補正容
Ｉ ＣＦ １ｔを通じて薄膜トランジスタＱ、の出力側
に伝えられる。 ゲート信号■。のハイレベル値ＶＧＧは、ゲート信号Ｖ
ＧＩのそれと同じゆえ、フィードスルー現象により低下
した分だけ、フィードスルー補正容量ＣＦ ｌ １を通
じて引き上げられるこ七になる。 それゆえ、出力信号■。１は、時刻ｔ、において一瞬低
下した痕跡が残る程度で、出力ハイレベルピーク■８を
維持し続ける。即ち、「出力ハイレベル■。、−出力ハ
イレベルピーク■。」ということになる。 ■ 時刻も、における動作 薄膜トランジスタＱ！に対するゲート信号ＶＧｔのパル
スｂｇｌが立ち下がるので、フィードスルー補正容Ｉ
ＣＦ １２により出力信号■。１は一瞬低下する。 しかし、この時刻む、には、薄膜トランジスタＱ、に対
するゲート信号■。、のパルスｂ３＋が立ち上がる。こ
の立ち上がりは、フィードスルー補正容量ＣＦ １ｓを
通して薄膜トランジスタＱ、の出力側に伝えられる。 従って、時刻も！の時と同様に、出力信号■。１は出力
ハイレベルピーク■Ｈに引き上げられる。 ■ 時刻ｔ４〜１Ｓまでの期間における動作時刻む、で
、ゲート信号ＶＧＩのパルスｂ３１が立ち下がるから、
これがフィードスルー補正容１ｃ８．を通じて薄膜トラ
ンジスタＱ１の出力側に伝えられ、出力信号■。１は低
下する。 この低下を相殺するためには、時刻Ｌ４で立ち上がるゲ
ート信号と、その立ち上がりを薄膜トランジスタＱ、に
伝えるフィードスルー補正容量が必要である。しかし、
第１図にはそのようなものはない、従って、上記の低下
は相殺されない。第２図（ホ）で、時刻ｔ４から時刻ｔ
、まで出力信号■。１がΔ■低下したままとなっている
のは、そのためである。この期間で低下したままにして
おいてよい理由は、後に述べる。 ■ 時刻ｔ、〜１＆までの期間における動作時刻む、で
ゲート信号ＶＧＩのパルスｂ１！が立ち上がるので、ゲ
ート・ソース間容５１ Ｃｃ ｓ ＋ を通してのフィ
ードスルー現象により、出力信号ｖ、１はΔ■だけ上昇
する。 しかし、パルスｂ＋ｚが出ている期間には、データ信号
ＶＤＩの値はゼロである。従って、上昇していた出力信
号Ｖｌ１１は、−気にゼロまで低下する。 そして、ゼロの状態が時刻む、まで継続する。 ■ 時刻ｊ６＋時刻ｔ７における動作 時刻ｔ２や時刻ｔ、の時と同様に、フィードスルー補正
容量の作用により、出力信号ｖ、１は一瞬、 低下する
ものの直ちに上昇する。その結果、出力信号ｖ０．の値
としては、ゼロの値が維持される。 ■ 時刻り、以後の動作 時刻ｔ６は、ゲート信号Ｖ４３のパルスｂ、の立ち下が
りの時刻である。この時は、時刻Ｌ４の時と同様に、ゲ
ート信号のパルスの立ち下がりに引きずられる形で出力
信号Ｖ□は低下するものの、それを相殺してくれるもの
はない。 従って、時刻ｔ、以後は、第４図の従来例における時刻
ｔ、以後と同様の変化を辿ることになる。 即ち、ΔＶだけ低下した後徐々に上昇し、薄膜トランジ
スタＱ、のスレッシュホールド電圧■いに落ち着く。 以上のように動作する結果、得られる出力信号ｖ０１は
、従来のものと次の点で異なる。 （１）出力ハイレベルＶ。工と出力ハイレベルビークｖ
Ｈとは、−敗する。そのため、フィードスルー現象によ
るΔＶの低下を見込んで、データ信号Ｖ。１の値を予め
高くしておく必要がなくなった。 （２）出力ローレベルＶ。Ｌの値はゼロに維持され、値
が安定している。そのため、薄膜トランジスタアレイを
画像処理装置等に適用して階調性を得ようとする場合で
も、誤差が少なくなる。 従来は、出力ローレベルＶ。Ｌの値は薄膜トランジスタ
のスレッシュホールド電圧Ｖいであり、これは動作中に
値が変化してしまい不安定であった。 （３） フィードスルー現象による出力信号の低下を
補正し、所定の値に維持させる期間は、ゲート信号のパ
ルス幅と当該ｇｔ膜トランジスタに接続するフィードス
ルー補正容量の数とにより、決めることが出来る。 因みに、第１図の構成の場合は、第２図（ホ）から分か
るように、２個のフィードスルー補正容量を接続するこ
とにより、後続する２個のパルス幅の期間が追加され、
合計３個のパルス幅の期間となっている。 この期間の長さをどの位にするかは、出力ハイレベルＶ
。Ｈあるいは出力ローレベル■。、を用いて行わせよう
としている動作が完了するまでに要する時間を考慮して
決める。その動作が終わった後は、低下を補正する必要
はない、第２図の時刻も４〜時刻ｔ、の期間および時刻
ｔ、以後で、低下が補正されないままとされているのは
、そのためである。 もし、この期間をも補正したいというのであれば、それ
らの期間を満たすダミーのゲート信号パルスを出し、そ
れを用いて補正することが出来る（次に述べる第５図で
は、そうしている）。 第５図は、本発明の具体的な実施例を示す図である。第
５図において、Ｑは薄膜トランジスタアレイを構成する
薄膜トランジスタ、ＣＬは負荷容量、ｖｏは出力信号、
ＣＦはフィードスルー補正容量、Ｇ、ないしＧＨはゲー
トライン、Ｇ Ｍ ＋ １ ないしＧ□１．はダミーゲ
ートライン、Ｄ、ないしＤいはデータラインである。 これは、ｎ個の薄膜トランジスタＱを１つのブロックと
して１つのゲートラインからのゲート信号によって制御
するようにし、そのようなブロックＭ個より構成されて
いる薄膜トランジスタアレイの例である。それゆえ、ゲ
ートラインは、Ｇ。 からＧ１４までＭ本用意されている。 そして、フィードスルー現象による低下を補正している
期間は、Ｈ個のゲート信号パルスの期間としている。そ
のため、後続するＨ−１個のゲートラインとの間に、フ
ィードスルー補正容Ｉ ＣＦが接続されている。 最後のブロックには、後続するゲートラインがないので
、ダミーゲートラインがＨ−１側設けられ、それらとの
間にフィードスルー補正容量ＣＦが接続されている。
。 第１図は、本発明の基本的な概念を説明する図である。 符号は、第３図のものに対応している。 そして、ＣＦ＋！ ＋ ＣＦ＋３ 、 ＣＦ２３
はフィードスルー補正容量、ｔｌないしｔｌｌは時刻で
ある。 構成上、第３図と異なる点は、フィードスルー補正容量
を挿入した点だけである。 フィートスルー補正容量の果たす役割は、フィートスル
ー現象による出力信号の変化した分を、つづいて与えら
れるゲート信号の変化を利用して直ちに相殺することに
ある。これにより、出力信号は、フィードスルー電圧Δ
■だけ低下させられることがない。 なお、ゲート信号ＶＧＩ〜ＶＧ３は、同しハイレベル値
ＶＣＣを有し、シフトレジスタ等からゲート信号ＶＧＩ
がオフになった時点でゲート信号■、！がオンとなり、
ゲート信号ＶＧｔがオフとなった時点でゲート信号ＶＧ
３がオンとなるように連続的に与えられるものとする。 次に、１個の薄膜トランジスタに着目しくここでは薄膜
トランジスタＱ１に着目する）、その動作を第２図を参
照しつつ詳細に説明する。第２図は、第１図の動作を説
明する波形図である。第２図（イ）はデータ信号ＶＤＩ
を示し、第２図（ロ）はゲート信号ＶＧＩを示し、第２
図（ハ）はゲート信号ｖ６□、第２図（ニ）はゲート信
号■Ｇ ３ ＋第２図（ホ）は出力信号■。ｌを示す。 フィードスルー現象が発生する時点であるゲート信号変
化時を除いた期間における動作は、第３図における動作
と同様である。従って、ここでは、フィードスルー現象
が発生する時点であるゲート信号変化時に絞って説明す
る。 ■ 時刻り、２における動作 薄膜トランジスタＱ、に対するゲート信号ＶＧＩのパル
スｂ、が立ち下がり、ゲート・ソース間容量Ｃ６，１を
通してのフィードスルー現象により、出力信号■。ｌは
上記立ち下がりに応して一瞬低下する（Δ■低下）。 しかし、この時刻には、隣接する薄膜トランジスタＱ！
に対するゲート信号ＶＣＺのパルスｂｚ＋が立ち上がる
。この立ち上がりの電位変化は、フィートスルー補正容
Ｉ ＣＦ １ｔを通じて薄膜トランジスタＱ、の出力側
に伝えられる。 ゲート信号■。のハイレベル値ＶＧＧは、ゲート信号Ｖ
ＧＩのそれと同じゆえ、フィードスルー現象により低下
した分だけ、フィードスルー補正容量ＣＦ ｌ １を通
じて引き上げられるこ七になる。 それゆえ、出力信号■。１は、時刻ｔ、において一瞬低
下した痕跡が残る程度で、出力ハイレベルピーク■８を
維持し続ける。即ち、「出力ハイレベル■。、−出力ハ
イレベルピーク■。」ということになる。 ■ 時刻も、における動作 薄膜トランジスタＱ！に対するゲート信号ＶＧｔのパル
スｂｇｌが立ち下がるので、フィードスルー補正容Ｉ
ＣＦ １２により出力信号■。１は一瞬低下する。 しかし、この時刻む、には、薄膜トランジスタＱ、に対
するゲート信号■。、のパルスｂ３＋が立ち上がる。こ
の立ち上がりは、フィードスルー補正容量ＣＦ １ｓを
通して薄膜トランジスタＱ、の出力側に伝えられる。 従って、時刻も！の時と同様に、出力信号■。１は出力
ハイレベルピーク■Ｈに引き上げられる。 ■ 時刻ｔ４〜１Ｓまでの期間における動作時刻む、で
、ゲート信号ＶＧＩのパルスｂ３１が立ち下がるから、
これがフィードスルー補正容１ｃ８．を通じて薄膜トラ
ンジスタＱ１の出力側に伝えられ、出力信号■。１は低
下する。 この低下を相殺するためには、時刻Ｌ４で立ち上がるゲ
ート信号と、その立ち上がりを薄膜トランジスタＱ、に
伝えるフィードスルー補正容量が必要である。しかし、
第１図にはそのようなものはない、従って、上記の低下
は相殺されない。第２図（ホ）で、時刻ｔ４から時刻ｔ
、まで出力信号■。１がΔ■低下したままとなっている
のは、そのためである。この期間で低下したままにして
おいてよい理由は、後に述べる。 ■ 時刻ｔ、〜１＆までの期間における動作時刻む、で
ゲート信号ＶＧＩのパルスｂ１！が立ち上がるので、ゲ
ート・ソース間容５１ Ｃｃ ｓ ＋ を通してのフィ
ードスルー現象により、出力信号ｖ、１はΔ■だけ上昇
する。 しかし、パルスｂ＋ｚが出ている期間には、データ信号
ＶＤＩの値はゼロである。従って、上昇していた出力信
号Ｖｌ１１は、−気にゼロまで低下する。 そして、ゼロの状態が時刻む、まで継続する。 ■ 時刻ｊ６＋時刻ｔ７における動作 時刻ｔ２や時刻ｔ、の時と同様に、フィードスルー補正
容量の作用により、出力信号ｖ、１は一瞬、 低下する
ものの直ちに上昇する。その結果、出力信号ｖ０．の値
としては、ゼロの値が維持される。 ■ 時刻り、以後の動作 時刻ｔ６は、ゲート信号Ｖ４３のパルスｂ、の立ち下が
りの時刻である。この時は、時刻Ｌ４の時と同様に、ゲ
ート信号のパルスの立ち下がりに引きずられる形で出力
信号Ｖ□は低下するものの、それを相殺してくれるもの
はない。 従って、時刻ｔ、以後は、第４図の従来例における時刻
ｔ、以後と同様の変化を辿ることになる。 即ち、ΔＶだけ低下した後徐々に上昇し、薄膜トランジ
スタＱ、のスレッシュホールド電圧■いに落ち着く。 以上のように動作する結果、得られる出力信号ｖ０１は
、従来のものと次の点で異なる。 （１）出力ハイレベルＶ。工と出力ハイレベルビークｖ
Ｈとは、−敗する。そのため、フィードスルー現象によ
るΔＶの低下を見込んで、データ信号Ｖ。１の値を予め
高くしておく必要がなくなった。 （２）出力ローレベルＶ。Ｌの値はゼロに維持され、値
が安定している。そのため、薄膜トランジスタアレイを
画像処理装置等に適用して階調性を得ようとする場合で
も、誤差が少なくなる。 従来は、出力ローレベルＶ。Ｌの値は薄膜トランジスタ
のスレッシュホールド電圧Ｖいであり、これは動作中に
値が変化してしまい不安定であった。 （３） フィードスルー現象による出力信号の低下を
補正し、所定の値に維持させる期間は、ゲート信号のパ
ルス幅と当該ｇｔ膜トランジスタに接続するフィードス
ルー補正容量の数とにより、決めることが出来る。 因みに、第１図の構成の場合は、第２図（ホ）から分か
るように、２個のフィードスルー補正容量を接続するこ
とにより、後続する２個のパルス幅の期間が追加され、
合計３個のパルス幅の期間となっている。 この期間の長さをどの位にするかは、出力ハイレベルＶ
。Ｈあるいは出力ローレベル■。、を用いて行わせよう
としている動作が完了するまでに要する時間を考慮して
決める。その動作が終わった後は、低下を補正する必要
はない、第２図の時刻も４〜時刻ｔ、の期間および時刻
ｔ、以後で、低下が補正されないままとされているのは
、そのためである。 もし、この期間をも補正したいというのであれば、それ
らの期間を満たすダミーのゲート信号パルスを出し、そ
れを用いて補正することが出来る（次に述べる第５図で
は、そうしている）。 第５図は、本発明の具体的な実施例を示す図である。第
５図において、Ｑは薄膜トランジスタアレイを構成する
薄膜トランジスタ、ＣＬは負荷容量、ｖｏは出力信号、
ＣＦはフィードスルー補正容量、Ｇ、ないしＧＨはゲー
トライン、Ｇ Ｍ ＋ １ ないしＧ□１．はダミーゲ
ートライン、Ｄ、ないしＤいはデータラインである。 これは、ｎ個の薄膜トランジスタＱを１つのブロックと
して１つのゲートラインからのゲート信号によって制御
するようにし、そのようなブロックＭ個より構成されて
いる薄膜トランジスタアレイの例である。それゆえ、ゲ
ートラインは、Ｇ。 からＧ１４までＭ本用意されている。 そして、フィードスルー現象による低下を補正している
期間は、Ｈ個のゲート信号パルスの期間としている。そ
のため、後続するＨ−１個のゲートラインとの間に、フ
ィードスルー補正容Ｉ ＣＦが接続されている。 最後のブロックには、後続するゲートラインがないので
、ダミーゲートラインがＨ−１側設けられ、それらとの
間にフィードスルー補正容量ＣＦが接続されている。
以上述べた如き本発明によれば、次のような効果を奏す
る。 （り 出力ハイレベルＶＯＷと出力ハイレベルピーク
■、とを、−４させることが出来る。 そのため、フィードスルー現象による出力信号（■。１
等）の低下分（ΔＶ）を見込んで、データ信号（ＶＤｌ
等）の値を予め高くしておかなくとも、所望の動作をす
るに充分な値の出力信号が得られるようになった。 （２）出力ローレベルＶＯＬのＩ直はＩＦ！）ランジス
タのスレンシュホールド電圧■いに影響を受けることな
く、ゼロに安定的に維持される。 そのため、薄膜トランジスタアレイを画像処理装置等に
通用して階調性を得ようとする場合でも、誤差が少なく
なる。 従来は、出力ローレベルＶ。Ｌの値は薄膜トランジスタ
のスレッシュホールド電圧■、であり、これは動作中に
値が変化してしまい不安定であった。
る。 （り 出力ハイレベルＶＯＷと出力ハイレベルピーク
■、とを、−４させることが出来る。 そのため、フィードスルー現象による出力信号（■。１
等）の低下分（ΔＶ）を見込んで、データ信号（ＶＤｌ
等）の値を予め高くしておかなくとも、所望の動作をす
るに充分な値の出力信号が得られるようになった。 （２）出力ローレベルＶＯＬのＩ直はＩＦ！）ランジス
タのスレンシュホールド電圧■いに影響を受けることな
く、ゼロに安定的に維持される。 そのため、薄膜トランジスタアレイを画像処理装置等に
通用して階調性を得ようとする場合でも、誤差が少なく
なる。 従来は、出力ローレベルＶ。Ｌの値は薄膜トランジスタ
のスレッシュホールド電圧■、であり、これは動作中に
値が変化してしまい不安定であった。
第１図・・・本発明の基本的な概念を説明する口笛２図
・・・第１図の１個の薄膜トランジスタの動作を説明す
る波形図 第３図・・・従来の薄膜トランジスタアレイの１例第４
図・・・第３図の１個の薄膜トランジスタの動作を説明
する波形図 第５図・・・本発明の具体的な実施例を示す同図におい
て、Ｑ、 Ｑ、ないしＱ、は薄膜トランジスタアレイを
構成す、る薄膜トランジスタ、ＶＧＩないしＶＧＩはゲ
ート信号、■い、ないし■。はデータ信号、ＣＬ 、Ｃ
ＬＩないしＣＬ、ｌは負荷容量、■ｏ。 ＶＯＩないしＶＯ３は出力信号、ＣＧＳ＋ ないしｃｃ
ｓｉはゲート・ソース間容量、Ｃｖ 、 Ｃ８ｚ、
ＣＦＩｌ、 ＣＦｌはフィードスルー補正容量、Δ■は
フィードスルー電圧、Ｇ１ないしＧ 、ｌ＊ １１−１
はゲートライン、ＤｌないしＤ２はデータライン、■
。、は出力ハイレベル、ｖＨは出力ハイレベルピーク、
■。、は出力ローレベル、ｖＬは出力ローレベルピーク
であ第１図 第２図 第３図 第４図
・・・第１図の１個の薄膜トランジスタの動作を説明す
る波形図 第３図・・・従来の薄膜トランジスタアレイの１例第４
図・・・第３図の１個の薄膜トランジスタの動作を説明
する波形図 第５図・・・本発明の具体的な実施例を示す同図におい
て、Ｑ、 Ｑ、ないしＱ、は薄膜トランジスタアレイを
構成す、る薄膜トランジスタ、ＶＧＩないしＶＧＩはゲ
ート信号、■い、ないし■。はデータ信号、ＣＬ 、Ｃ
ＬＩないしＣＬ、ｌは負荷容量、■ｏ。 ＶＯＩないしＶＯ３は出力信号、ＣＧＳ＋ ないしｃｃ
ｓｉはゲート・ソース間容量、Ｃｖ 、 Ｃ８ｚ、
ＣＦＩｌ、 ＣＦｌはフィードスルー補正容量、Δ■は
フィードスルー電圧、Ｇ１ないしＧ 、ｌ＊ １１−１
はゲートライン、ＤｌないしＤ２はデータライン、■
。、は出力ハイレベル、ｖＨは出力ハイレベルピーク、
■。、は出力ローレベル、ｖＬは出力ローレベルピーク
であ第１図 第２図 第３図 第４図
Claims (1)
- 連続して発生されるゲート信号により順次オンされる複
数の薄膜トランジスタを有する薄膜トランジスタアレイ
において、或るゲート信号によりオンされる薄膜トラン
ジスタの出力端子と後続する所定数のゲート信号を供給
する該所定数のゲートラインとの間にそれぞれフィード
スルー補正用の容量を接続したことを特徴とする薄膜ト
ランジスタアレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228188A JPH0276321A (ja) | 1988-09-12 | 1988-09-12 | 薄膜トランジスタアレイ |
| US07/405,536 US5013939A (en) | 1988-09-12 | 1989-09-11 | Thin-film transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228188A JPH0276321A (ja) | 1988-09-12 | 1988-09-12 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276321A true JPH0276321A (ja) | 1990-03-15 |
Family
ID=16872588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63228188A Pending JPH0276321A (ja) | 1988-09-12 | 1988-09-12 | 薄膜トランジスタアレイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5013939A (ja) |
| JP (1) | JPH0276321A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274279A (en) * | 1988-05-17 | 1993-12-28 | Seiko Epson Corporation | Thin film CMOS inverter |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JPH1078592A (ja) * | 1996-09-03 | 1998-03-24 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス表示装置 |
| US6954084B2 (en) * | 2002-02-11 | 2005-10-11 | Seiko Epson Corporation | Logic circuits using polycrystalline semiconductor thin film transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119390A (ja) * | 1982-12-25 | 1984-07-10 | 株式会社東芝 | 薄膜トランジスタ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140067A (en) * | 1977-05-13 | 1978-12-06 | Citizen Watch Co Ltd | Electronic device of small size |
| US4883986A (en) * | 1981-05-19 | 1989-11-28 | Tokyo Shibaura Denki Kabushiki Kaisha | High density semiconductor circuit using CMOS transistors |
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
| JPS63263743A (ja) * | 1987-04-22 | 1988-10-31 | Alps Electric Co Ltd | 薄膜トランジスタアレイおよびその製法 |
| US4752703A (en) * | 1987-04-23 | 1988-06-21 | Industrial Technology Research Institute | Current source polarity switching circuit |
| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
-
1988
- 1988-09-12 JP JP63228188A patent/JPH0276321A/ja active Pending
-
1989
- 1989-09-11 US US07/405,536 patent/US5013939A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119390A (ja) * | 1982-12-25 | 1984-07-10 | 株式会社東芝 | 薄膜トランジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5013939A (en) | 1991-05-07 |
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