JPH1078592A - アクティブマトリクス表示装置 - Google Patents

アクティブマトリクス表示装置

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JPH1078592A
JPH1078592A JP8252491A JP25249196A JPH1078592A JP H1078592 A JPH1078592 A JP H1078592A JP 8252491 A JP8252491 A JP 8252491A JP 25249196 A JP25249196 A JP 25249196A JP H1078592 A JPH1078592 A JP H1078592A
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克昶 粟根
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Abstract

(57)【要約】 【目的】 薄膜トランジスタを利用した周辺駆動回路一
体型のアクティブマトリクス表示装置において、画質を
向上させる。 【構成】フィードスルー電圧Ｖs が１階調に必要とされ
る電圧をＶgrより小さい構成とする。このようにするこ
とで、アクティブマトリクス回路２０５に配置された薄
膜トランジスタの特性にバラツキが生じ、それにより各
画素においてフィードスルー電圧Ｖs に変動が生じても
それが階調表示に影響を与えることを抑制することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
アクティブマトリクス型のフラットパネルディスプレイ
の構成に関する。
【０００２】
【従来の技術】従来より、非晶質珪素膜を用いたアクテ
ィブマトリクス型の液晶表示装置が知られている。ま
た、さらに高品質な表示を行うことができる結晶性珪素
膜を用いたアクティブマトリクス型の液晶表示装置が知
られている。
【０００３】非晶質珪素膜を用いた場合、Ｐチャネル型
の薄膜トランジスタを実現することができない（特性が
低すぎて実用にならない）という問題がある。一方、結
晶性珪素膜を用いた場合、Ｐチャネル型の薄膜トランジ
スタが作製できる。
【０００４】従って、結晶性珪素膜を用いた場合、薄膜
トランジスタでＣＭＯＳ回路を構成することができる。
このことを利用すると、アクティブマトリクス回路を駆
動する周辺駆動回路をも薄膜トランジスタで構成するこ
とができる。
【０００５】そして、アクティブマトリクス回路と周辺
駆動回路とを同一ガラス基板や石英基板上に集積化した
構成を実現することができる。このような構成は、周辺
駆動回路一体型と呼ばれている。
【０００６】この周辺駆動回路一体型の構成は、表示装
置全体を小型化し、またその作製コストや作製工程を削
減できるという特徴がある。
【０００７】高い画質を求める場合、いかに細かい階調
表示を行うことができるかが重要となる。階調表示を行
うには、液晶の電圧−透過率曲線の非飽和領域を用いる
のが一般的である。即ち、印加される電圧（電界）の変
化に従って液晶の光学応答が変化する範囲を用いて、階
調表示を行う方法が採られている。一般的にこの方法
は、アナログ階調方式と称されている。
【０００８】このアナログ階調方式を利用した場合に
は、以下のような事項が画質を損なう要因となる。最も
大きなものは、各画素において液晶に印加される電圧の
バラツキが、１階調に必要とされる電圧より大きくなっ
てしまう場合である。この場合、画像がゆらいだり、縞
模様が見える状態となってしまう。
【０００９】各画素における液晶に印加される電圧のバ
ラツキは、数百×数百の単位でマトリクス状に配置され
た薄膜トランジスタの特性のバラツキに起因する。ま
た、周辺駆動回路一体型の場合は、周辺駆動回路の薄膜
トランジスタの特性のバラツキによる寄与もある。
【００１０】一般に薄膜トランジスタの特性のバラツキ
に関係するパラメータは多数ある。従って、どれか一つ
のパラメータを制御しても上記の画質が損なわれる問題
を解決することは困難である。また、バラツキを完全に
抑制するとができないパラメータもあることが、この問
題を一層深刻にしている。
【００１１】
【発明が解決しようとする課題】本明細書で開示する発
明は、アクティブマトリクス型の表示装置を作製するに
当たって、薄膜トランジスタのどのパラメータを優先的
に制御するのかについての指針を提供することを課題と
する。
【００１２】本発明者等の知見によれば、まず液晶表示
装置の画質の低下に大きく関係している液晶駆動電圧の
バラツキに最も寄与しているのは、各画素毎におけるフ
ィードスルー電圧のバラツキである。
【００１３】アクティブマトリクス型の液晶表示におけ
るフォードスルー電圧の影響については、（社団法人
電子情報通信学会 信学技報 EID95-99,ED95-173,SDM9
5-213(1996-02)) に記載されている。
【００１４】以下にフィードスルー電圧について簡単に
説明する。図１１に示すのは、アクティブマトリクス回
路に配置された薄膜トランジスタを動作させる駆動電圧
の関係である。
【００１５】図において、Ｖg で示されるのは、ゲイト
信号線から薄膜トランジスタのゲイト電極に供給される
信号電圧である。Ｖs で示されるのは、ソース配線から
薄膜トランジタのソース領域に供給される信号電圧であ
る。またＶd は、画素電極から液晶に印加される電圧の
波形である。なお、ゲイト信号線とドレイン線とはマト
リクス状に配置された構成を有している。
【００１６】まず、ゲイト電圧Ｖg がオンレベルＶghま
で立ち上がると、薄膜トランジスタがＯＮ状態となり、
ソース信号線から供給される電圧信号が液晶に印加され
る。
【００１７】そしてゲイト電圧Ｖg をオフレベルＶglま
で立ち下げた後は、液晶と補助容量に充電された電荷に
よって、引続き液晶に電界が印加され続ける。
【００１８】そして、次のゲイト電圧Ｖg のパルスがゲ
イト電極に入力することで、画素電極への画像情報の書
換えが行われる。即ち、次のゲイト電圧Ｖg のパルスが
ゲイト電極に入力することで、薄膜トランジスタが再び
ＯＮとなり、新たなＶs に対応する電荷が画素電極に流
れ込む。
【００１９】一般に液晶の劣化を防ぐためにＶs には、
Ｖsigc±Ｖsig で示される交流電圧が利用される。ここ
で、Ｖsigcはセンター電圧、Ｖsig は映像信号電圧であ
る。また、Ｖsig の値が階調に対応している。
【００２０】このような薄膜トランジスタの駆動におい
て、薄膜トランジスタのＯＮ状態からＯＦＦ状態へと切
り替わる時にゲイト電圧Ｖg の立ち下がり電圧が、ゲイ
ト−ドレイン間の寄生容量を通してドレイン電圧に変動
を与える。この変動する電圧がフィードスルー電圧（Δ
Ｖs)である。
【００２１】図１１には、フィードスルー電圧（ΔＶs)
の影響が示されている。フィールドスルー電圧（ΔＶs)
は、下記の数１で示される。
【００２２】
【数１】
【００２３】ここで、Ｃt は補助容量の値をも含めた全
画素容量である。Ｃgdはゲイト−ドレイン間の寄生容量
である。ΔＶg は、ゲイト電圧の変動量である。図１１
の場合でいえば、ΔＶg は（ΔＶg ＝Ｖgh−Ｖgl）で示
される。
【００２４】∫Ｉｄｔで示される項は、ゲイト信号線か
ら供給される信号電圧の波形の歪みに起因して、ソース
／ドレイン間に流れる電流による影響を示す項である。
【００２５】ゲイト配線を伝播する信号波形は、ゲイト
ドライバー回路の特性の低さに起因して図１０に示され
るような歪んだ波形となる。この信号波形の歪みは、配
線抵抗と配線容量の積で決まる時定数にも関係する。し
かし、配線としてアルミニウムのような低抵抗材料を用
いた場合には、ドライバー回路の駆動力によるものが支
配的となる。
【００２６】図１０に示すような歪んだ波形でアクティ
ブマトリクス領域の薄膜トランジスタが駆動された場
合、薄膜トランジスタが完全にＯＦＦになるのには所定
の時間がかかる。そしてその所定の時間において、フィ
ードスルー電圧を補正する方向に電流が流れる。〔数
１〕の∫Ｉｄｔで示される項は、この電流の総量を表す
ものである。
【００２７】
【課題を解決するための手段】前述したフィードスルー
電圧のバラツキによる画質の低下を抑制するために本明
細書で開示する発明は、１階調に必要とされる電圧Ｖgr
の値を〔数１〕で示されるΔＶs の値より小さくするこ
とを特徴とする。
【００２８】即ち、下記〔数２〕に示される不等式を満
たすように各パラメータの値を設定することを特徴とす
る。
【００２９】
【数２】
【００３０】ここで、Ｖgrは１階調に必要とされる電圧
である。Ｃｔは補助容量をも含めた全画素容量である。
Ｃgdはゲイト−ドレイン間容量である。ΔＶg はゲイト
電圧のＯＮ／ＯＦＦの差である。ΔＶｓはフィードスル
ー電圧である。なお、本明細書においては、画素電極側
の不純物領域をドレインと定義する。
【００３１】ＶgrとΔＶg は駆動条件で決まる。Ｃt と
Ｃgsは設計段階で設定される。また∫Ｉｄｔは、それ自
体を実測することはできないが、ΔＶs を得れば〔数
１〕より算出することができる。ΔＶｓはサンプルを作
製し実測するか、シミュレーションを行うことによって
得ることができる。
【００３２】〔数２〕に示す不等式を満たすように各パ
ラメータを設定することにより、各パラメータのバラツ
キによってフィードスルー電圧ΔＶs の値にバラツキが
生じても、その影響が階調表示に及ぶことを防ぐことが
できる。
【００３３】〔数２〕を満足するためには、全画素容量
の値Ｃt を大きくすることが有効である。即ち、補助容
量の値を大きくすることが有効である。
【００３４】また、〔数２〕を満足するためには、∫Ｉ
ｄｔの項のＩの値を大きくすることが有効である。この
Ｉの値を大きくするには、アクティブマトリクス領域に
配置される薄膜トランジスタの移動度を大きくすればよ
い。
【００３５】また他の発明の構成は、〔数２〕を満足さ
せるために、アクティブマトリクス回路に配置された薄
膜トランジスタ（各画素に配置された薄膜トランジス
タ）のゲイト電極に供給される信号波形を故意にその立
ち下がりが遅延したものとすることを特徴とする。
【００３６】即ち、図１２で示すようなゲイト信号波形
をゲイト信号線に周辺駆動回路（ゲイトドライバー回
路）から供給することを特徴とする。
【００３７】図１２に示すような波形を用いることによ
って、ゲイト信号波形を立ち下がりの遅延を制御する
と、〔数２〕の∫Ｉｄｔで示される項の値を変化させる
ことができる。
【００３８】図１２には、ゲイト信号波形の立ち下がり
を遅延させる方法として、従来の矩形波パルスではな
く、信号の立ち下がりが段階的に小さくなる波形を採用
する例が示されている。
【００３９】ゲイト信号波形の立ち下がりを遅延させる
方法としては、漸次その信号が低下していくような波形
を採用してもよい。
【００４０】ここで重要なのは、〔数２〕の∫Ｉｄｔの
値がＣgd・ΔＶg の値に極力近づくようにゲイト信号波
形の立ち下がりの遅延の状態を設定することである。
【００４１】図１２に示すような信号波形をゲイトドラ
イバー回路から供給することで、〔数２〕を満足するこ
とが容易となり、各薄膜トランジスタの特性のバラツキ
が階調表示に影響することを抑制することができる。
【００４２】
【発明の実施の形態】図１に周辺駆動回路とアクティブ
マトリクス回路とが１枚のガラス基板上に集積化された
構成を示す。図１に示す構成は、周辺駆動回路一体型の
アクティブマトリクス型液晶表示装置の一方の基板の構
成を示すものである。
【００４３】図１において、２０１がシフトレジスタ回
路である。２０２はＮＡＮＤ回路である。２０３はレベ
ルシフト回路である。３０４はアクティブマトリクス回
路を駆動するためのバッファー回路（駆動回路）であ
る。図１に示すにおいては、これらの回路で周辺駆動回
路が構成されている。
【００４４】また２０５で示されるのが、アクティブマ
トリクス回路である。図では４画素が示されているのみ
であるが、実際には数百×数百個以上の単位で配置され
る。
【００４５】各画素には、２０６で示される薄膜トラン
ジスタと、２０８で示される補助容量が配置されてい
る。また、２０７で示されるのが液晶である。
【００４６】図１に示す構成において、全ての回路は同
一ガラス基板上に形成された薄膜トランジスタでもって
構成されている。
【００４７】例えば、２０１で示されるシフトレジスタ
回路を構成する各ゲートは、図２（Ａ）に示されるよう
なＰチャネル及びＮチャネル型の薄膜トランジスタを組
み合わせたクロックドインバータ回路で構成される。
【００４８】また、２０４で示されるようなバッファー
回路を構成する各ゲートは、図２（Ｂ）で示されるよう
なＰチャネル及びＮチャネル型の薄膜トランジスタを組
み合わせたインバータ回路で構成される。
【００４９】〔数２〕を満足させるためには、薄膜トラ
ンジスタの移動度を大きくし、さらに補助容量２０８の
容量を極力大きくすることが有効となる。
【００５０】また、薄膜トランジスタ２０６を構成する
活性層の形状を工夫し、チャネル幅とチャネル長を極力
狭くすることも有効である。これは、〔数２〕のＣgdの
値を小さくすることを意味する。
【００５１】これらのパラメータの組み合わせや、表示
装置の大きさや、コスト、さらに必要とされる表示特性
に鑑みて決定される。
【００５２】また、図１に示すゲイトドライバー回路か
らアクティブマトリクス回路２０５のゲイト信号線に供
給される信号波形を図１２に示すように故意にその立ち
下がりを遅延させたものとする。
【００５３】このようにすることで、〔数２〕の∫Ｉｄ
ｔの値を制御することができる。そしてそのことによ
り、〔数２〕を満足させることができる。そして、各薄
膜トランジスタの特性のバラツキが階調表示に影響する
ことを抑制することができる。
【００５４】
【実施例】
〔実施例１〕図３以下に図１のシフトレジスタ回路２０
１やバッファ回路２０５を構成する基本回路であるＣＭ
ＯＳ構成の薄膜トランジスタでなる回路と、アクティブ
マトリクス回路の各画素に配置される薄膜トランジスタ
とを同一ガラス基板上に形成する基本的な工程を示す。
【００５５】図において、左側にＣＭＯＳ回路の作製工
程を示す。また右側にアクティブマトリクス回路に配置
されるＮチャネル型の薄膜トランジスタの作製工程を示
す。
【００５６】なお以下に示す作製工程における数値や条
件は、代表的な１例を示すものであり、必要に応じて変
更あるいは最適化が可能なものである。即ち、記載され
た値のみに限定されるものではない。
【００５７】まず、ガラス基板（または石英基板）５０
１上に下地膜５０２として機能する酸化珪素膜を３００
０Åの厚さに成膜する。成膜方法は、スパッタ法を用い
る。
【００５８】次に下地膜５０２上に真性または実質的に
真性な導電型を有する非晶質珪素膜５０３を１０００Å
の厚さにプラズマＣＶＤ法で成膜する。成膜方法は、減
圧熱ＣＶＤ法で用いるのでもよい。こうして図３（Ａ）
に示す状態を得る。
【００５９】次に加熱処理を施すことにより、非晶質珪
素膜１０３を結晶化させる。結晶化の方法は、レーザー
光の照射やランプアニール、さらにそれらの方法と加熱
処理を併用した方法を利用する。
【００６０】この工程における結晶性は、〔数２〕にお
けるＩの値に関係する。従って、その条件を〔数２〕を
満足するように調整することが重要となる。
【００６１】ここで、レーザー光の照射やランプアニー
ルを選択的に行うことにより、各回路に必要とされる珪
素膜の結晶性を選択的に制御することができる。
【００６２】また本明細書でいう結晶性珪素膜というの
は、加熱処理やレーザー光の照射を行うことで、より秩
序性の高い結晶構造を有するものへと変成された珪素膜
のことをいう。出発膜としては、非晶質珪素膜を用いる
のが一般的である。
【００６３】本明細書においては、非晶質珪素膜に比較
して、より秩序性の高い結晶構造を有する珪素膜のこと
を総称して結晶性珪素膜という。
【００６４】非晶質珪素膜５０３を結晶化させたら、パ
ターニングを施すことにより、５０４、５０５、５０６
で示される島状の領域を形成する。（図３（Ｂ））
【００６５】図３（Ｂ）において、５０４は後にＣＭＯ
Ｓ回路を構成するＰチャネル型の薄膜トランジスタの活
性層となる。５０５は後にＣＭＯＳ回路を構成するＮチ
ャネル型の薄膜トランジスタの活性層となる。５０６は
後にアクティブマトリクス回路（画素マトリクス回路）
に配置されるＮチャネル型の薄膜トランジスタの活性層
となる。こうして図３（Ｂ）に示す状態を得る。
【００６６】なお、図では作図上の関係で各活性層を同
じ大きさで示してある。しかし、実際には、〔数２〕で
示される不等式を満足するように各薄膜トランジスタの
チャネル幅やチャネル長を設定し、それに応じて各活性
層のパターニングを行う。
【００６７】具体的には、アクティブマトリクス領域に
配置される薄膜トランジスタの活性層５０６は、そのチ
ャネル長とチャネル幅が極力狭くなるようにする。（当
然ゲイト電極の寸法もそれに応じたものとする必要があ
る）
【００６８】これは、〔数２〕のＣgdの値を小さくする
ためである。
【００６９】また、バッファー回路を構成するＣＭＯＳ
回路の薄膜トランジスタの活性層５０４と５０５は、Ｏ
Ｎ電流特性を最大限高めるために、そのチャネル幅を大
きく設定するようにする。
【００７０】このようにすることは、〔数２〕のｄｔの
積分範囲のバラツキを是正することに効果がある。
【００７１】パターニングにより、各活性層を形成した
ら、次にゲイト電極を構成するためのアルミニウム膜５
０７を５０００Åの厚さにスパッタ法によって成膜す
る。このアルミニウム膜５０７中には、スカンジウム
（またはイットリウム）を0.1 〜0.2 重量％含有させ
る。これは、後にヒロックやウィスカーの発生を抑制す
るためである。（図３（Ｃ））
【００７２】ヒロックやウィスカーというのは、加熱に
従うアルミニウムの異常成長による針状あるいは刺状の
突起物のことである。
【００７３】アルミニウム膜５０７を成膜したら、緻密
な膜質を有する陽極酸化膜５０８を形成する。この緻密
な膜質を有する陽極酸化膜５０８の形成は、電解溶液と
して３％の酒石酸を含んだエチレングルコール溶液を用
いて行う。
【００７４】即ち、この電解溶液中において、アルミニ
ウム膜５０７を陽極、白金を陰極として陽極酸化電流を
流すことによって陽極酸化膜５０８は形成される。ここ
では、陽極酸化膜５０８の膜厚を１００Å程度とする。
膜厚の制御は、印加電圧を制御することによって行われ
る。
【００７５】この陽極酸化膜は、後の工程において配置
されるレジストマスクの密着性を向上させるために機能
する。
【００７６】こうして図３（Ｃ）に示す状態を得る。次
に図４（Ａ）に示すようにレジストマスク５１５、５１
６、５１７を形成する。そして、アルミニウム膜５０７
（図３（Ｃ）参照）のパターニングを行う。この際、陽
極酸化膜５０８（図３（Ｃ）参照）の膜厚が厚いとアル
ミニウム膜５０７のパターニングが困難になるので注意
が必要である。
【００７７】図４（Ａ）において、５０９、５１１、５
１３がそれぞれゲイト電極の原型となる（基となる）ア
ルミニウムパターンである。また、５１０、５１２、５
１４がアルミニウムパターン上に残存する緻密な膜質を
有する陽極酸化膜である。
【００７８】図４（Ａ）に示す状態を得たら、再び陽極
酸化を行う。ここでは、５１８、５１９、５２０で示さ
れる多孔質状を有する陽極酸化膜を形成する。（図４
（Ｂ））
【００７９】この工程は、電解溶液として３％のシュウ
酸を含んだ水溶液を用いる。そしてこの電解溶液中にお
いて、５０９、５１１、５１３で示されるアルミニウム
パターンを陽極、また白金を陰極として陽極酸化を行
う。
【００８０】この工程においては、レジストマスク５１
５、５１６、５１７、さらに緻密な陽極酸化膜５１０、
５１２、５１４が存在するために、アルミニウムパター
ン５０９、５１１、５１３の側面において選択的に陽極
酸化が進行する。
【００８１】こうして、図４（Ｂ）の５１８、５１９、
５２０で示される部分に多孔質状の陽極酸化膜が形成さ
れる。この多孔質状の陽極酸化膜の膜厚（成長距離）
は、陽極酸化時間によって制御することができる。
【００８２】ここでは、この多孔質状の陽極酸化膜５１
８、５１９、５２０を５０００Åの厚さに形成する。こ
の多孔質状の陽極酸化膜は、後に低濃度不純物領域（Ｌ
ＤＤ領域）を形成する際に利用される。
【００８３】図４（Ｂ）に示す状態を得たら、レジスト
マスク５１５、５１６、５１７を専用の剥離液で除去す
る。そして再度、緻密な膜質を有する陽極酸化膜を形成
する条件で陽極酸化を行う。
【００８４】この結果、５１、５２、５３で示される緻
密な膜質を有する陽極酸化膜が形成される。ここでは、
先に形成された陽極酸化膜５１０、５１２、５１４と一
体化した状態で５１、５２、５３で示される陽極酸化膜
が形成される。（図４（Ｃ））
【００８５】この工程においては、多孔質状の陽極酸化
膜５１８、５１９、５２０の内部に電解溶液が侵入する
ので、図４（Ｃ）の５１、５２、５３で示されるような
状態で緻密な膜質を有する陽極酸化膜が形成される。
【００８６】なお、緻密な膜質を有する陽極酸化膜５
１、５２、５３の膜厚は、１０００Åとする。この陽極
酸化膜は、ゲイト電極（およびそこから延在したゲイト
配線）の表面を電気的および機械的に保護する機能を有
している。具体的には、電気的絶縁性の向上、及びヒロ
ックやウィスカーの発生を抑制する機能を有している。
【００８７】図４（Ｃ）に示す工程において、Ｐチャネ
ル型の薄膜トランジスタのゲイト電極５２１、さらにＮ
チャネル型の薄膜トランジスタのゲイト電極５２２、５
２３が画定する。
【００８８】図４（Ｃ）に示す状態を得たら、Ｐ（リ
ン）イオンの注入を行う。この工程では、ソース及びド
レイン領域を形成するためのドーズ量でもってＰイオン
の注入を行う。Ｐイオンの注入は公知のプラズマドーピ
ング法でもって行う。（図５（Ａ））
【００８９】この工程において、５２４、５２６、５２
７、５２９、５３０、５３２の各領域に比較的高濃度に
Ｐイオンが注入される。この工程におけるドーズ量は、
１×１０15／ｃｍ2 とする。またイオンの加速電圧は８
０ｋＶとする。
【００９０】図５（Ａ）に示すＰイオンの注入工程にお
いて、５２５、５２８、５３１の各領域には、Ｐイオン
は注入されない。従って、そのまま真性または実質的に
真性な状態が維持される。
【００９１】図５（Ａ）に示すＰイオンの注入が終了し
たら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔
質状の陽極酸化膜５１８、５１９、５２０を選択的に除
去する。
【００９２】そして図５（Ｂ）に示すように再度Ｐイオ
ンの注入を行う。この工程では、図５（Ａ）の工程にお
けるドーズ量よりも低いドーズ量でもってＰイオンの注
入を行う。ここでは、ドーズ量を0.5 〜１×１０14／ｃ
ｍ2 とする。またイオンの加速電圧を７０ｋＶとする。
【００９３】この工程の結果、５３３、５３５、５３
６、５３８、５３９、５４１で示される各領域がＮ- 型
（弱いＮ型）領域となる。これらの領域は、５２４、５
２６、５２７、５２９、５３０、５３２の各領域よりも
低い濃度でＰイオンが添加された低濃度不純物領域とな
る。（図５（Ｂ））
【００９４】これらの低濃度不純物領域の形成条件によ
っても得られる薄膜トランジスタの特性を変化させるこ
とができる。具体的には、低濃度不純物領域の形成条件
によって〔数２〕のＩの値を制御することができる。
【００９５】こうして、ゲイト電極直下の５３４、５３
７、５４０の各領域がチャネル形成領域として画定す
る。
【００９６】なお、厳密にいうならば、図４（Ｃ）の工
程で形成した緻密な膜質を有する陽極酸化膜５１、５
２、５３の膜厚でもって、チャネル形成領域の両側にオ
フセットゲイト領域が形成される。しかし、本実施例に
おいては、陽極酸化膜５１、５２、５３の膜厚が１００
０Å程度であるので、図中においては、オフセットゲイ
ト領域の記載は省略してある。
【００９７】図５（Ｂ）に示す不純物イオンの注入が終
了したら、図６（Ａ）に示すようにレジストマスク５４
２を配置し、今度はＢ（ボロン）イオンの注入を行う。
【００９８】このＢイオンの注入によって、５４３、５
４４、５４５、５４６の各領域は、Ｎ型からＰ型へと導
電型が反転する。ここでは、Ｂイオンのドーズ量を２×
１０15／ｃｍ2 とする。またその加速電圧を６０ｋＶと
する。
【００９９】図６（Ａ）に示すＢイオンの注入終了後、
レジストマスク５４２を除去する。そして、全体にＫｒ
Ｆエキシマレーザーを照射して、不純物イオンが注入さ
れた領域のアニールと注入された不純物イオンの活性化
とを行う。
【０１００】こうして、ＣＭＯＳ回路を構成するＰチャ
ネル型の薄膜トランジスタ（ＰＴＦＴ）及びＮチャネル
型の薄膜トランジスタ（ＮＴＦＴ）と、アクティブマト
リクス領域に配置されるＮチャネル型の薄膜トランジス
タ（ＮＴＦＴ）とを同時に形成する。
【０１０１】そして図７（Ａ）に示すように層間絶縁膜
５５１を成膜する。層間絶縁膜５５１は、酸化珪素膜で
構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素
膜の積層膜、さらには酸化珪素膜や窒化珪素膜と樹脂膜
との積層膜を利用することができる。
【０１０２】層間絶縁膜５５１を成膜したら、コンタク
トホールの形成を行う。そして、Ｐチャネル型の薄膜ト
ランジスタのソース電極５５２とドレイン電極５５３、
さらにＮチャネル型の薄膜トランジスタのドレイン電極
５５３とソース電極５５４を形成する。
【０１０３】こうして、Ｐチャネル型の薄膜トランジス
タとＮチャネル型の薄膜トランジスタとを相補型に構成
したＣＭＯＳ回路が完成する。
【０１０４】さらに同時にソース電極５５５（一般にマ
トリクス状に配置された画像信号線（ソース信号線）か
ら延在して設けられる）とドレイン電極５５６を形成す
る。こうして、アクティブマトリクス回路に配置される
Ｎチャネル型の薄膜トランジスタを完成させる。
【０１０５】図７（Ａ）に状態を得たら、第２の層間絶
縁膜５５７を成膜する。そしてコンタクトホールの形成
を行い、ＩＴＯでなる画素電極５５８を形成する。
【０１０６】そして、３５０℃の水素雰囲気中において
１時間の加熱処理を行い、活性層中の欠陥の補償を行
う。このようにして、アクティブマトリクス回路（画素
マトリクス回路）と周辺駆動回路とを同時に形成するこ
とができる。
【０１０７】図７（Ｂ）に示す状態を得たら、図示しな
いラビング膜を形成し、公知のラビング処理を施す。そ
して、図７（Ｂ）に示す基板を別に用意した対抗基板と
所定の間隔をもって貼り合わせ、その隙間に液晶を注入
する。こうして周辺駆動回路一体型のアクティブマトリ
クス型の液晶表示装置を完成させる。
【０１０８】〔実施例２〕本実施例は、〔数２〕のＣｔ
で示される値を大きくする構成に関する。本実施例で
は、アクティブマトリクス領域を図８及び図９に示すよ
うな構成とする。図８は図９のＡ−Ａ’で切った断面を
示すものである。
【０１０９】図８及び図９に示されている構成は、アク
ティブマトリクス回路が配置された側の基板の１部分を
示すのものである。図８及び図９には、１画素に相当す
る部分が示されている。
【０１１０】図８及び図９において、薄膜トランジスタ
は１０３で示される部分に形成されている。１０１はガ
ラス基板である。１０２は下地膜を構成する酸化珪素膜
である。１０４、１０７、１０５、１０８、１０６、１
０７、１０８で構成されるのが、薄膜トランジスタの活
性層である。この活性層は、非晶質珪素膜に対して加熱
を施すことによって結晶化させた結晶性珪素膜で構成さ
れている。
【０１１１】この活性層の中で、１０４がソース領域で
あり、１０７と１０８がオフセットゲイト領域であり、
１０５がチャネル形成領域であり、１０６がドレイン領
域である。
【０１１２】１０９は、ゲイト絶縁膜として機能する酸
化珪素膜である。１１０はアルミニウムを主成分とする
ゲイト電極である。ゲイト電極は、マトリクス状に配置
されたゲイト配線から延在して設けられている。
【０１１３】１１１は、アルミニウムを陽極とした陽極
酸化を行うことにより形成される陽極酸化膜である。こ
の陽極酸化膜の厚さの分でオフセットゲイト領域１０７
と１０８が形成される。
【０１１４】有効に機能するオフセットゲイト領域を形
成するには、陽極酸化膜１１１の膜厚を２０００Å程度
以上の厚さにすることが必要となる。
【０１１５】１１２は、酸化珪素膜でなる第１の層間絶
縁膜である。１１３はソース領域１０４からの引き出し
電極である。また、１１５は、チタンでなるドレイン領
域１０６からの引き出し電極である。この電極は、画素
電極となるＩＴＯ電極１１８に接続されている。また、
１１４は第２の層間絶縁膜であり、１１７は第３の層間
絶縁膜である。
【０１１６】また、１１６がブラックマトリクス（Ｂ
Ｍ）を兼ねるチタン電極である。チタン以外には、クロ
ム等が利用される。このチタン電極１１６は、ブラック
マトリクスとして機能するように画素電極１１８の周辺
部に重なるように配置されている。このチタン電極１１
６は、引出し電極１１５と同時に形成される。
【０１１７】また、このＢＭを兼ねるチタン電極１１６
と画素電極１１８とが重なった領域が補助容量となる。
即ち、１１９、１２０で示される部分において、第３の
層間絶縁膜１１７を介して、画素電極１１８とチタン電
極１１６とが容量を形成することになる。この容量は、
絶縁膜１１７を薄いものとすることができるので、大き
な容量とすることができる。
【０１１８】ここでは、絶縁膜１１７をプラズマＣＶＤ
法で成膜した窒化珪素膜で構成し、さらにその膜厚を３
００Åとする。
【０１１９】窒化珪素膜は、比誘電率が約６程度と大き
い。従って、〔数２〕のＣt で示される容量を大きなも
のとすることができる。なお、一般に絶縁膜として多用
されている酸化珪素膜の比誘電率は４前後である。
【０１２０】また、窒化珪素膜は緻密な膜質とすること
ができる。従って、その厚さを薄くしてもピンホールの
存在による電極間ショートの問題を抑制できる。
【０１２１】また、チタン電極１１６は、薄膜トランジ
スタ１０３も覆うように配置されている。このようにす
ることにより、薄膜トランジスタに光が照射されること
によって、その動作に影響が出ることを防ぐことができ
る。
【０１２２】ＢＭを構成する電極１１６と画素電極１１
８との重なり具合は、〔数２〕に示す不等式から導出さ
れるＣｔの値を満足するように決定する。
【０１２３】〔実施例３〕本実施例は、〔数２〕を満足
させるためにゲイトドライバー回路から供給される信号
波形を図１２に示すような故意にその立ち下がりを遅延
させたものとすることを特徴とする。
【０１２４】〔数２〕を満足させるのは、前述したよう
に全画素容量Ｃt を大きくするとが有効である。しか
し、全画素容量Ｃt を大きくするには、補助容量を容量
値を大きくする必要があり、そのことは占有面積の問題
等から制限を受ける。
【０１２５】本実施例で示すのは、構造を工夫するので
はなく、ゲイト信号波形の形を工夫することで、〔数
２〕を満足するものである。なお、当然のことではなる
が、明細書の他部で記載したような〔数２〕を満足すべ
く構造の工夫を行い、さらに本実施例で示す構成を採用
するのでもよい。
【０１２６】周辺駆動回路のバッファー回路を薄膜トラ
ンジスタで構成した場合、波形の歪みは図１０に示すよ
うに不可避に発生してしまう。
【０１２７】本実施例で示す構成は、ゲイト信号波形の
立ち下がりの遅延が∫Ｉｄｔに寄与することを利用した
ものである。即ち、ゲイト信号波形の立ち下がりの遅延
を制御することで、∫Ｉｄｔの値を変化させ、このこと
により〔数２〕を満足させるものである。
【０１２８】ゲイト信号波形の立ち下がりの遅延を制御
する方法としては、図１２に示すように段階的に信号電
圧が減じていくような波形を採用する方法を挙げること
ができる。
【０１２９】このようにすることで、〔数１〕で示され
るフィードスルー電圧ΔＶs の値自体を小さくすること
ができ、その変動の影響を低減させることができる。即
ち、フィードスルー電圧ΔＶs の値を１階調表示に必要
な電圧の値Ｖgrより小さくすることで、フィードスルー
電圧ΔＶs の変動が階調表示に与える影響を抑制するこ
とができる。そして、高い画質を得ることができる。
【０１３０】本明細書に開示する発明を利用することに
より、重点的に技術を投入する部分の優先順位を決める
ことができる。そして、画質の優れたアクティブマトリ
クス型の表示装置を得ることができる。
【０１３１】また、ゲイト信号波形の立ち下がりの遅延
を制御することにより、画質の優れたアクティブマトリ
クス型の表示装置を得ることができる。
【０１３２】本明細書中では、アクティブマトリクス型
の液晶表示装置を中心として記載がなされている。しか
し、本明細書で開示する発明は、薄膜トランジスタを利
用した他のアクティブマトリクス型を有するフラットパ
ネルディスプレイに利用することができる。例えば、Ｅ
Ｌ型の発光素子を利用した周辺駆動回路一体化型のアク
ティブマトリクス表示装置に利用することができる。
【０１３３】また薄膜トランジスタの構造としては、ゲ
イト電極が基板側にあるボトムゲイト型の構造を利用す
ることもできる。
【図面の簡単な説明】
【図１】 アクティブマトリクス回路と周辺駆動回路と
が一体化された構成を示す図。
【図２】 各回路の構成を示す図。
【図３】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
【図４】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
【図５】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
【図６】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
【図７】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
【図８】 アクティブマトリクス回路の一つの画素部分
を示す断面図。
【図９】 アクティブマトリクス回路の一つの画素部分
を示す上面図。
【図１０】アクティブマトリクス回路中における駆動波
形を示す図。
【図１１】アクティブマトリクス回路の薄膜トランジス
タを駆動する信号電圧波形を示す図。
【図１２】アクティブマトリクス回路中における駆動波
形を示す図。
【符号の説明】
２０１ シフトレジスタ回路 ２０２ ＮＡＮＤ回路 ２０３ レベルシフト回路 ２０４ バッファ回路 ２０５ アクティブマトリクス回路 ２０６ 薄膜トランジスタ ２０７ 液晶 ２０８ 補助容量 ５０１ ガラス基板 ５０２ 下地膜（酸化珪素膜） ５０３ 非晶質珪素膜 ５０４、５０５、５０６ 活性層 ５０７ アルミニウム膜 ５０８ 緻密な膜質を有する陽極酸化
膜 ５０９ アルミニウム膜でなるパター
ン ５１０ 残存した陽極酸化膜 ５１１ アルミニウム膜でなるパター
ン ５１２ 残存した陽極酸化膜 ５１３ アルミニウム膜でなるパター
ン ５１４ 残存した陽極酸化膜 ５１５、５１６、５１７ レジストマスク ５１８、５１９、５２０ 多孔質状の陽極酸化膜 ５２１、５２２、５２３ ゲイト電極 ５１、５２、５３ 緻密な膜質を有する陽極酸化
膜 ５２４ 高濃度にＰイオンが注入され
た領域 ５２５ Ｐイオンが注入されない領域 ５２６ 高濃度にＰイオンが注入され
た領域 ５２７ 高濃度にＰイオンが注入され
た領域 ５２８ Ｐイオンが注入されない領域 ５２９ 高濃度にＰイオンが注入され
た領域 ５３０ 高濃度にＰイオンが注入され
た領域 ５３１ Ｐイオンが注入されない領域 ５３２ 高濃度にＰイオンが注入され
た領域 ５３３ 低濃度にＰイオンが注入され
た領域 ５３４ チャネル形成領域 ５３５ 低濃度にＰイオンが注入され
た領域 ５３６ 低濃度にＰイオンが注入され
た領域 ５３７ チャネル形成領域 ５３８ 低濃度にＰイオンが注入され
た領域 ５３９ 低濃度にＰイオンが注入され
た領域 ５４０ チャネル形成領域 ５４１ 低濃度にＰイオンが注入され
た領域 ５４２ レジストマスク ５４３、５４４、５４５ Ｂイオンの注入によってＰ型
に反転した領域 ５４６ Ｂイオンの注入によってＰ型
に反転した領域 ５５１ 層間絶縁膜 ５５２ ソース電極 ５５３ ドレイン電極 ５５４ ソース電極 ５５５ ソース電極 ５５６ ドレイン電極 ５５７ 層間絶縁膜 ５５８ 画素電極（ＩＴＯ電極） １０１ ガラス基板 １０２ 下地膜（酸化珪素膜） １０３ 薄膜トランジスタ １０４ ソース領域 １０５ チャネル形成領域 １０６ ドレイン領域 １０７、１０８ オフセットゲイト領域 １０９ ゲイト絶縁膜（酸化珪素膜） １１０ ゲイト電極（ゲイト配線） １１１ 陽極酸化膜 １１２ 第１の層間絶縁膜 １１３ ソース電極（ソース配線） １１４ 第２の層間絶縁膜 １１５ ドレイン電極 １１６ ＢＭ（ブラックマトリクス） １１７ 第３の層間絶縁膜 １１８ 画素電極（ＩＴＯ電極） １１９、１２０ 補助容量形成部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 達夫 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】マトリクス状に配置された画素電極のそれ
    ぞれに薄膜トランジスタが配置された構成を有し、 フィードスルー電圧Ｖs が１階調に必要とされる電圧Ｖ
    grより小さいことを特徴とするアクティブマトリクス表
    示装置。
  2. 【請求項２】マトリクス状に配置された画素電極のそれ
    ぞれに薄膜トランジスタが配置された構成を有し、 信号波形の立ち下がりを遅延させた信号電圧を前記各薄
    膜トランジスタのゲイト電極に供給することにより、フ
    ィードスルー電圧Ｖs を１階調に必要とされる電圧Ｖgr
    より小さくすることを特徴とするアクティブマトリクス
    表示装置。
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