JPH027674A - 水平同期信号検出回路 - Google Patents
水平同期信号検出回路Info
- Publication number
- JPH027674A JPH027674A JP63157148A JP15714888A JPH027674A JP H027674 A JPH027674 A JP H027674A JP 63157148 A JP63157148 A JP 63157148A JP 15714888 A JP15714888 A JP 15714888A JP H027674 A JPH027674 A JP H027674A
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- Japan
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- signal
- circuit
- horizontal synchronizing
- detection circuit
- horizontal synchronization
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオ信号、テレビジョン信号等の水平同期
信号検出回路に関するものである。
信号検出回路に関するものである。
従来の技術
従来、この種の水平同期信号検出回路は、第３図に示す
ような構成であった。９は水平同期分離信号の入力端子
、１０は基準電圧の入力端子、１１は検出信号の出力端
子、１２は自動周波数制御回路、１３は局部発振回路、
１４はＡＮＤ回路、１５は積分回路、１６は比較器であ
る。ｄは水平同期分離信号、ｅは局部発振回路１３から
の局部発振信号、ｆはＡＮＤ回路１４の出力信号、ｇは
積分回路１５の出力信号、ｈは、基準電圧である。第４
図に、水平同期分離信号ｄ９局部発娠信号ｅ。
ような構成であった。９は水平同期分離信号の入力端子
、１０は基準電圧の入力端子、１１は検出信号の出力端
子、１２は自動周波数制御回路、１３は局部発振回路、
１４はＡＮＤ回路、１５は積分回路、１６は比較器であ
る。ｄは水平同期分離信号、ｅは局部発振回路１３から
の局部発振信号、ｆはＡＮＤ回路１４の出力信号、ｇは
積分回路１５の出力信号、ｈは、基準電圧である。第４
図に、水平同期分離信号ｄ９局部発娠信号ｅ。
ＡＮＤ回路１４の出力信号ｆの代表的な信号例を図示す
る。
る。
自動周波数制御回路１２は、入力された水平同期分離信
号ｄの位相に合うように局部発振回路１３の発振周波数
を制御する。制御された局部発振信号ｅと水平同期分離
信号ｄがＡＮＤ回路で合成される。ここで第４図のｄで
示したように雑音を含んだ水平同期分離信号ｄは、この
水平同期分離信号ｄに同期した局部発振信号ｅとＡＮＤ
回路１４で合成されることにより、第４図ｆのような波
形の出力信号となる。このＡＮＤ回路１４の出力信号ｆ
を積分回路１５を通してとり出すと、ＡＮＤ回路１４の
出力信号ｆの雑音レベルに応じた電圧レベルをもつ積分
信号ｇが出力される。この積分信号ｇは比較器１６に加
えられ、入力端子１０から加えられる基準電圧りと比較
される。その結果、雑音レベルが基準電圧りのレベルよ
り小さいときのみ、水平同期信号があると判断し、その
検出信号が比較器１６より出力される。
号ｄの位相に合うように局部発振回路１３の発振周波数
を制御する。制御された局部発振信号ｅと水平同期分離
信号ｄがＡＮＤ回路で合成される。ここで第４図のｄで
示したように雑音を含んだ水平同期分離信号ｄは、この
水平同期分離信号ｄに同期した局部発振信号ｅとＡＮＤ
回路１４で合成されることにより、第４図ｆのような波
形の出力信号となる。このＡＮＤ回路１４の出力信号ｆ
を積分回路１５を通してとり出すと、ＡＮＤ回路１４の
出力信号ｆの雑音レベルに応じた電圧レベルをもつ積分
信号ｇが出力される。この積分信号ｇは比較器１６に加
えられ、入力端子１０から加えられる基準電圧りと比較
される。その結果、雑音レベルが基準電圧りのレベルよ
り小さいときのみ、水平同期信号があると判断し、その
検出信号が比較器１６より出力される。
発明が解決しようとする課題
このような従来の構成では、全回路を半導体基板上に集
積化することができず、たとえば、局部発振回路のＣＲ
発振部の容量と抵抗を外付けにする必要があり、加えて
局部発振周波数の調整を前記容量と抵抗でする必要があ
った。またこの構成は、アナログデータを処理するため
にバイポーラプロセスで実現されており、消費電力が多
くなるという問題もある。
積化することができず、たとえば、局部発振回路のＣＲ
発振部の容量と抵抗を外付けにする必要があり、加えて
局部発振周波数の調整を前記容量と抵抗でする必要があ
った。またこの構成は、アナログデータを処理するため
にバイポーラプロセスで実現されており、消費電力が多
くなるという問題もある。
本発明は、このような従来の問題点を解決するもので、
全回路を半導体基板上に集積化することによって部品点
数の削除と無調整化を図り、さらに消費電力の減少を図
ることのできる水平同期信号検出回路を提供することを
目的とするものである。
全回路を半導体基板上に集積化することによって部品点
数の削除と無調整化を図り、さらに消費電力の減少を図
ることのできる水平同期信号検出回路を提供することを
目的とするものである。
課題を解決するための手段
この問題点を解決するために本発明は、水平同期分離信
号を入力信号とした雑音除去回路と、前記雑音除去回路
の出力信号を入力信号とするエツジ検出回路と、前記エ
ツジ検出回路の出力信号をリセット信号とし、基準クロ
ックをカウントするカウンターと、設定されたデータと
前記カウンターから出力されるデータとを比較する比較
回路を持った構成にしたものである。
号を入力信号とした雑音除去回路と、前記雑音除去回路
の出力信号を入力信号とするエツジ検出回路と、前記エ
ツジ検出回路の出力信号をリセット信号とし、基準クロ
ックをカウントするカウンターと、設定されたデータと
前記カウンターから出力されるデータとを比較する比較
回路を持った構成にしたものである。
作用
この構成により、全回路構成を半導体基板上に集積化す
ることが可能で、部品点数の削減と無調整化が図れ、さ
らにデジタルのデータを処理するために全回路をＣＭＯ
８トランジスタで構成することにより、消費電力を低減
することができる。
ることが可能で、部品点数の削減と無調整化が図れ、さ
らにデジタルのデータを処理するために全回路をＣＭＯ
８トランジスタで構成することにより、消費電力を低減
することができる。
実施例
第１図は本発明の一実施例による水平同期信号検出回路
のブロック構成図である。第１図において、１は水平同
期分離信号の入力端子、２は基準クロックの入力端子、
３は設定データの入力端子、４は検出信号の出力端子、
５は雑音除去回路、６はエツジ検出回路、７はカウンタ
ー、８は比較回路である。ａは水平同期分離信号、ｂは
雑音除去後の信号、Ｃはエツジ検出後の信号である。第
２図に水平同期分離信号ａ、雑音除去後の信号す、エツ
ジ検出後の信号Ｃの代表的な信号例を図示する。
のブロック構成図である。第１図において、１は水平同
期分離信号の入力端子、２は基準クロックの入力端子、
３は設定データの入力端子、４は検出信号の出力端子、
５は雑音除去回路、６はエツジ検出回路、７はカウンタ
ー、８は比較回路である。ａは水平同期分離信号、ｂは
雑音除去後の信号、Ｃはエツジ検出後の信号である。第
２図に水平同期分離信号ａ、雑音除去後の信号す、エツ
ジ検出後の信号Ｃの代表的な信号例を図示する。
第２図のａに示すような雑音を含んだ水平同期分離信号
は、たとえばある周波数でサンプ・リングするような構
成の雑音除去回路５を通した後は、第２図のｂのような
雑音のない波形となる。その後、エツジ検出回路６を通
してエツジを検出し、第２図のＣの波形にする。Ｃの波
形をカウンター７のリセット信号として入力し、入力端
子２に加えられる基準クロックで水平同期信号の周期を
カウントする。そしてカウンター７でカウントしたデー
タと、正規の水平同期信号に見合うように設定したデー
タ３とを比較回路８で比較することで、水平同期信号の
有無を判断し、出力端子４に水平同期検出信号を出力す
る。
は、たとえばある周波数でサンプ・リングするような構
成の雑音除去回路５を通した後は、第２図のｂのような
雑音のない波形となる。その後、エツジ検出回路６を通
してエツジを検出し、第２図のＣの波形にする。Ｃの波
形をカウンター７のリセット信号として入力し、入力端
子２に加えられる基準クロックで水平同期信号の周期を
カウントする。そしてカウンター７でカウントしたデー
タと、正規の水平同期信号に見合うように設定したデー
タ３とを比較回路８で比較することで、水平同期信号の
有無を判断し、出力端子４に水平同期検出信号を出力す
る。
発明の効果
以上のように本発明によれば、全回路構成を半導体に集
積することができるため、部品点数の削減と無調整化に
よる工数の削減が図れる。さらにすべてディジタル信号
で処理できるため、全回路をＣＭＯ３）ランジスタで構
成することができ、消費電力を大幅に低減できる。
積することができるため、部品点数の削減と無調整化に
よる工数の削減が図れる。さらにすべてディジタル信号
で処理できるため、全回路をＣＭＯ３）ランジスタで構
成することができ、消費電力を大幅に低減できる。
第１図は本発明の一実施例における水平同期信号検出回
路のブロック図、第２図は第１図の各部の説明のための
波形図、第３図は従来の水平同期信号検出回路のブロッ
ク図、第４図は第３図の各部の説明のための波形図であ
る。 １・・・・・・水平同期分離信号の入力端子、２・旧・
・基準クロックの入力端子、３・・・・・・設定データ
の入力端子、４・・・・・・検出信号出力端子、５・・
・・・・雑音除去回路、 ６・・・・・・エツジ検出回路、 ７・・・・・・カウンタ ８・・・・・・比較回路。
路のブロック図、第２図は第１図の各部の説明のための
波形図、第３図は従来の水平同期信号検出回路のブロッ
ク図、第４図は第３図の各部の説明のための波形図であ
る。 １・・・・・・水平同期分離信号の入力端子、２・旧・
・基準クロックの入力端子、３・・・・・・設定データ
の入力端子、４・・・・・・検出信号出力端子、５・・
・・・・雑音除去回路、 ６・・・・・・エツジ検出回路、 ７・・・・・・カウンタ ８・・・・・・比較回路。
Claims (1)
- 複合映像信号から分離した水平同期分離信号を入力信号
とし、この水平同期分離信号中の雑音成分を除去する雑
音除去回路と、前記雑音除去回路の出力信号を入力信号
としその入力信号のパルスエッジを検出するエッジ検出
回路と、前記エッジ検出回路の出力信号をリセット信号
とし、基準クロックをカウントするカウンターと、正規
の水平同期信号に見合うように設定されたデータと前記
カウンターからのデータとを比較し、水平同期信号の有
無を検出する比較回路を備えた水平同期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157148A JPH027674A (ja) | 1988-06-24 | 1988-06-24 | 水平同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157148A JPH027674A (ja) | 1988-06-24 | 1988-06-24 | 水平同期信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027674A true JPH027674A (ja) | 1990-01-11 |
Family
ID=15643227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157148A Pending JPH027674A (ja) | 1988-06-24 | 1988-06-24 | 水平同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027674A (ja) |
-
1988
- 1988-06-24 JP JP63157148A patent/JPH027674A/ja active Pending
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