JPH027713A - パワーｍｏｓトランジスタ用のゲート制御回路 - Google Patents

パワーｍｏｓトランジスタ用のゲート制御回路

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JPH027713A
JPH027713A JP1025581A JP2558189A JPH027713A JP H027713 A JPH027713 A JP H027713A JP 1025581 A JP1025581 A JP 1025581A JP 2558189 A JP2558189 A JP 2558189A JP H027713 A JPH027713 A JP H027713A
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transistor
voltage
power mos
drain
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アントワーヌ　パブラン
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はスイッチングモードで動作するパワーＭＯＳト
ランジスタのゲート制御回路に関し、特にバーチカルバ
イポーラトランジスタと同時に基板上に形成されるいわ
ゆるＶＤＭＯＳ（バーチカル拡散ＭＯ８）に適用される
。
従来の技術とその問題点 本発明は、パワーＭＯＳトランジスタのＯＮスイッチン
グ動作の解析に基いている。以下この解析を、パワーＭ
ＯＳトランジスタの概略結線図（第１Ａ図）、ＯＮスイ
ッチングにおけるゲート電圧の変化を表わす動作曲線（
第１Ｂ図）、及びＯＮスイッチングにおけるドレイン／
ソース電流のドレイン／ソース電圧■。８の変化を表わ
す動作曲線（第１Ｃ図）を参照して説明する。
第１Ａ図は、負荷りを流れる電流をＩＩＪ＠するパワー
ＭＯＳトランジスタ１を丞す。負荷［、の一方の端子に
は供給電圧Ｖ。。（例えば２００ボルト）が印加され、
他方の端子はパワーＭＯ８）ランジスタ１のドレインＤ
に接続される。パワーＭＯＳトランジスタ１のソースは
接地される。負荷りは通常誘導性負荷であり、フリーホ
イールダイオード２が並列に接続されている。ＭＯＳト
ランジスタのドレインとゲート間のドレイン／ゲート容
量ＣＤＧと、ＭＯＳトランジスタのゲートとソース間の
ゲート／ソース容量ｃ６３とが破線で示されている。ス
イッチＳにより、この例ではＮチャンネルエンハンスメ
ントトランジスタであるＭＯＳトランジスタのゲートへ
電圧Ｖ。０が印加されると、ＯＮスイッヂングが行なわ
れる。
第１Ｂ図及び第１Ｃ図を参照するに、スイッチＳのＯＮ
スイッチングの際には、ゲートの電圧は時刻［０から増
加し始め、ＭＯＳトランジスタのゲートの制御１電圧閾
値に達する時刻ｔ１に至る。
この時点でドレイン／ソース電流は増加し始め、ドレイ
ン／ソース電流がフリーホイールダイオードにおける電
流値に達する時刻ｔ２に至る。この時刻ｔ２まで電圧Ｖ
ＤＳは高いままである。時刻ｔ２とｔ３との間で容ＩＣ
ＤＧは放電され、ドレイン／ソース電圧はＤＭＯＳトラ
ンジスタのＯＮ状態抵抗ＲＯＭに対応する非常に低い値
へ低下していく。時刻ｔ３以降ゲート電圧は、ＤＭＯＳ
トランジスタを最小値のＲＯＭでＯＮ状態に維持するよ
うゲート電圧ＩＶ、、の最大レベルまで上がする。つま
り、ゲート電圧源は・、本質的には容ｆｆ１Ｃ６，の充
電及び容ＩＣＤＧの放電に対応する時刻ｔｌ−ｔ２及び
ｊ２−ｔ３間にエネルギーの供給を行なう。
例えば２００ボルト以下が供給され０．１８ボルトのＯ
Ｎスイッチング抵抗を有するバーチカル型ＤＭＯＳトラ
ンジスタにおいては、必要な総ゲート充電量は典型的に
は４０ナノクローンである。スイッチングが１ｏｏｎｓ
以内に行なわれるとすると、ＤＭＯＳトランジスタのゲ
ートへ供給されるピークｆｆ１２Ｒは４００ミリアンペ
アである。場合によっては、この電流の電流散逸は過大
なものとなる。
本発明は、この解析及び、第１Ｃ図に示される１＜ＭＯ
Ｓ　トランジスタのドレインの電圧Ｖ。Ｓが略時刻ｔ３
まではＶＤＤより実質的に高いままであるという事実に
基く。
問題点を解決するための手段 本発明によれば、ＯＮスイッチング期間中ＤＭＯＳトラ
ンジスタのゲート充電電流はゲートのエネルギー消費を
避けるようドレイン電圧がゲート電圧より高い限りドレ
インから印加される。本発明には、ドレイン電圧がゲー
トの供給電圧■。０より実質的に高く、ゲート／ソース
容量及びゲート／ドレイン容量がそれぞれより急速に充
電及び放電されるためスイッチングがより高速になると
いう利点がある。
本発明によれば、負荷を介して高電圧に接続された第１
の主電極と、接地された第２の主電極と、ＯＮスイッチ
ング期間中低電圧源に接続されるゲートとを有するパワ
ーＭＯＳトランジスタのゲート用のｆｌｉｌ　１１１回
路であって、パワーＭＯ８ｌ−ランジスタのＯＮスイッ
チングの際に前記第１の主電極を萌記ゲートへ接続する
手段からなるパワーＭＯＳトランジスタのゲート用制御
回路が提供される。
実施例 第２図は本発明による回路を概略的に示す図である。第
１図に示されたＭＯＳトランジスタ１゜負荷り及びフリ
ーホイールダイオード２は、第２図にも示されている。
本発明による回路は、ＭＯＳトランジスタ１のドレイン
とゲートの間に第１のスイッチＳＩを、また電圧■ＤＤ
とトランジスタ１のゲートの間に第２のスイッチＳ２を
有する。
このスイッチＳ２は第１Ａ図のスイッチＳに対応する。
本発明によれば、ＭＯＳトランジスタ１をＯＮにスイッ
チングする際には、スイッチ＄１及びＳ２が同時にＯＮ
とされる。従ってゲート充電電流はトランジスタのドレ
イン側の負荷を介して印加される。ドレイン電圧が電圧
Ｖ。に接近すると即座にスイッチＳ１はＯＦＦとされる
が、スイッチＳ２はＭＯＳトランジスタのゲートの最良
導電電圧を維持するようＯＮのままとされる。従って、
ゲート電圧源Ｖ。、から印加される電流量は大幅に減少
し、エネルギーは主として１供給電Ｉ）−ｖｏｏから供
給される。−，７ｒ’ＯＮスイッチング期間は短縮され
、ゲート容量はより高い電圧で充電される。
本発明の好ましい実施例を、ＭＯＳトランジスタ１が同
一基板上にバーチカルバイポーラトランジスタを同時に
形成せしめるようなテクノ［１ジーを用いて構成された
バーチカル拡散型パワーＭＯＳトランジスタ（ＶＤＭＯ
Ｓ）である場合につきより詳細に説明する。第３図は、
かかる構造の例を概略的に示す図である。第３図におい
ては、種々の領域の層の厚さ及び横方向寸法は一定の拡
大率によっておらず、説明の便宜上のものである。
第３図に示される例では、基板はＮ＋型の下層つまり背
面１０と、Ｎ−型の上層１１とからなる。
この基板中に、一方では少なくとも１つのＶＤＭＯＳト
ランジスタ１２が、形成され、他方では少なくとも１つ
のバーチカルバイポーラトランジスタ１３が形成される
。
■ＤＭＯＳトランジスタは、内部にＮ＋型ソース領域１
５が形成された拡散Ｐ型エリア１４からなる。２つのエ
リア１４の限界間の基板表面上には絶縁層１６及びグー
１〜導Ｔｉ層１７が形成される。
Ｎ＋型須域１５上にはソースメタライゼーション１８が
形成される。層１ｏは、バーチカルＭＯＳトランジスタ
のドレインに対応し、背面メタライゼーシヨン１つによ
り被覆される。従って、電圧がＶＤＭＯＳトランジスタ
のゲート１７に印加されると、Ｐ型頭域１４の表面部に
極性反転が起こり、ソースメタライじ一ジョン１８とド
レインメタライピージョン１９との間に導電がなされる
。
バイポーラトランジスタ１３は、ＶＤＭＯＳトランジス
タの領１＊１４と同時に形成されるＰ型のベース領域２
０と、ソース領ｊｊ１１５と同時に形成されるＮ＋型エ
ミッタ領滅２１とからなる。ベースｇＡ域２０はベース
メタライピージョン２２により被覆されエミッタ領域２
１はエミッタメタライゼーション２３により被覆される
。バイポーラトランジスタ１３のコレクタも、基板１０
．１１及びメタライピージョン１９に対応する。
つまり、このテクノロジーによれば、ドレイン及びコレ
クタ電極が体系的に相互接続されたバーチカルなりＤＭ
ＯＳトランジスタ及びバイポーラトランジスタが提供さ
れる。このテクノ［１ジーには、ロジック回路を構成す
るラテラルＭＯＳトランジスタを同時に形成できるとい
う利点もある。
第４図は、ＶＤＭＯＳトランジス１に付随し、第２図の
スイッチＳ１の機能をなすバーチカルバイポーラトラン
ジスタＴでスイッチングを行なう本発明による回路の例
の略図である。トランジスタＴはＶＤＭＯＳトランジス
タ１のドレインＤとゲートＧとの間に制限抵抗Ｒと直列
に接続される。
υｌｔｌ信号Ｃ信号一方ではインバータ４０を介してＶ
ＤＭＯＳ１のゲートに、他力ではＮＯＲゲート４１の第
１の入力に供給される。ＮＯＲゲートの第２の入力はロ
ジック回路４２に接続される。ロジック回路４２は、制
陣信号Ｃが“０°°にセットされると即座にＮＯＲゲー
トがインバータ４０と同時にＯＮにスイッチングされる
よう設計されている。従ってゲートの充電は、信ｑ　Ｃ
が印加されると即座にＯＮにスイッチングされたバイボ
ーラトランジスラダｒを介して行なわれる。一方ロシッ
ク回路４２は、■ＤＭＯＳトランジスタの端子Ｇの電圧
がＶＤＭＯＳトランジスタ１の電圧Ｖ。８に近付くと即
座にＮＯＲゲート４１を無効としトランジスタ゛ｒの導
通を遮断するようｖＤＭＯＳトランジスタのゲート電圧
を基準電圧■ＲＥＦ′と比較する手段からなる。
＄す罪信号Ｃのほかに、逆転信号ＣＩ４がＯＦＦ状態中
の電流散逸を低減するために供給される。これらの信号
Ｃ及びＣ丼はシュミットトリガから供給されるのが好都
合である。この消費低減のためインバータ４０及びＮＯ
Ｒゲート４１はプートストラップ回路とされる。
プートストラップ回路は当業者には公知である。
第５図にはブーストラップインバータの列が示されてい
る。この回路は、ゲート供給電源Ｖ。０と接地との間に
直列に設けられる２つのロジックＭＯＳトランジスタ５
１及び５２からなる。スイッチ５３を介してトランジス
タ５１は制御信号Ｃを供給され、トランジスタ５１は制
御信号Ｃ舛を供給される。ブートストラップキャパシタ
５４はＭＯＳトランジスタ５１のゲートとソースとの間
に接続される。その結！１！　ＩＩ　ＩＩ）信号Ｃが“
０”にセットされる時点ではトランジスタ５１のゲート
電圧は２Ｖｏｏに等しい値になる。公知の如くかかる回
路によればスイッチング時に最大の出力電流が供給され
る一方ＯＦＦ状態での電流の散逸を最小とする。
前述の如く第４図の回路では、信号Ｃが“０”にセット
されると、ブートストラップＮＯＲゲートは゛″００パ
“１パにセットされ、例えば約２ｍＡのベース電流をバ
イポーラトランジスタＴに供給する。バイポーラトラン
ジスタの電流利得により約４００　ｍＡが、共通のドレ
イン／コレクタ端子側の高電圧から例えば１８オームの
エミッタ抵抗Ｒを介してｖＤＭＯＳトランシタのゲート
へ供給される。同時に信号Ｃ軸がロジック回路４２へ供
給され、ＮＯＲゲート４１への出力がパ０”とされる。
ＶＤＭＯＳトランジスタ１のドレイン電流が最大値に達
すると、ゲート電圧は、ＶＴを■ＤＭＯＳトランジスタ
のｆ３１１圧、ｇＩｌを相互コンダクタンスとしてＶ　
ａｓ＝　Ｖ　’ｒ　＋　Ｉ　０３／　Ｑｍの値に達し、
その値にとどまる。ＶｏＳの値は約４ボルトであるのが
好都合である。
第６図はこのドレイン電圧降下を検出するためのロジッ
ク回路４２の例を示す。この回路は、ドレイン端子りと
大地との間に直列に接続される、ゲートに基準電圧が供
給されるＶＤＭＯＳトランジスタ６０と、ゲートがドレ
インに接続されているエンハンスメントＭＯＳトランジ
スタ６１と、ゲートがソースに接続されているデプレー
゛アットＭＯＳトランジスタ６２とからなる分圧器から
なる。トランジスタ６１と６２のドレイン／ソース接続
点へは、略ＭＯＳトランジスタ６３及び６４からなる比
較器から電圧が供給される。トランジスタ６３のゲート
にはトランジスタ６１と６２との接続点の電圧が供給さ
れ、トランジスタ６４のゲートには端子Ｇ（パワー■Ｄ
ＭＯＳトランジスタ１のゲート）の電圧が供給される。
回路からＮＯＲゲート４１の第２の入力への出力は、端
子６５から得られる。この回路の他の素子は適宜のもの
である。
第６図においては、トランジスタ６２等のデプレーデッ
ドＭＯＳトランジスタは、２本の縦線間に影線を付して
示されている。ＭＯＳトランジスタ６６に供給される（
ｉ号Ｃ特により比較器の動作が停止されるためｔｉｌＪ
ｉｌｌ信号Ｃが“１”にセットされている限り如何なる
電流消費も防止される。つまり、比較器６３．６４は、
パワーＶＤＭＯＳトランジスタのゲート電圧を、■、８
をＤＭＯＳドレイン電圧、δＶをロジックＭＯＳトラン
ジスタ６１及び６２の端子における電圧降下、ｖ王を■
ＤＭＯＳトランジスタ６０のａ電圧として■、Ｓ二δＶ
−Ｖ丁に等しい電圧と比較する。ロジック回路４２は、
ＭＯＳがＶ。８−δｖ　−ｖ　’ｒより高くなると即座
に切り換えられる。この段階でＶＤＭＯＳトランジスタ
のドレイン電圧は、初期の高電圧から約１２ボルトに切
り換えられている。その際バイポーラトランジスタのエ
ミッタ電圧は約１０ボルトである。従って、ＮＯＲゲー
ト４１は、コレフタ／エミッタ電圧時下が約２ボルトで
準飽和状態であるバイポーラトランジスタのベース電流
をＯＦＦとする。バイポーラトランジスタは完全な飽和
状態にならないようにされているため、■ＤＭＯＳトラ
ンジスタの遮断及びドレイン／コレクタ電圧の上がの前
にバイポーラトランジスタの放電及びＪ１！所が確実に
なされる。、このために、バイポーラトランジスタは、
第３図に示される如き使用されるテクノロジーに応じた
ＶＤＭＯＳ）−ランジスタのドレイン／ソース降伏電圧
に等しいバイポーラトランジスタのコレクタ／エミッタ
降伏電圧まで使用される。
以上に記載された回路は本発明の一実施例を示すにすぎ
ず、種々ｂ変形が可能である。特にブートストラップ回
路及びロジック回路４２は、ＶＤＭＯ３ｔ−ランジスタ
の製造テクノロジーに応じて他のロジック素子によって
も構成できる。
以上を要約するに、本発明によれば、負荷［、を介して
高電圧Ｖ。０に接続された第１の主電極りと、接地され
た第２の主電極Ｓと、ＯＮスイッチング期間中低電圧源
ＶＤＤに接続されるゲートＧとを有するパワーＭＯＳト
ランジスタ１用のゲート制御回路であって、パワーＭＯ
ＳトランジスタのＯＮスイッチング時面記第１の主電極
を萌記ゲートに接続するスイッチ＄１からなるパワーＭ
ＯＳトランジスタ用のゲート＄制御回路が提供される。
４、
【図面の簡単な説明】
第１Ａ図、第１Ｂ図及び第１Ｃ図は従来の技術及び本発
明が解決しようとする問題点を説明するための図、第２
図は本発明による回路を示す概略図、第３図はバーチカ
ルバイポーラｌ−ランラスタを伴うＶＤＭＯＳｌ−ラン
ジスタの構造を示す図、第４図は本発明によるゲート制
御回路の実施例を示す図、第５図はブートストラップイ
ンバータ回路の例を丞す図、第６図は本発明の実施例に
適用される飽和防止回路の例を示す図である。 １・・・パワーＭＯＳトランジスタ、２・・・ダイオー
ド、１０・・・下層、１１・・・上層、１２．６０・・
・■ＳＭＯＳトランジスタ、１３・・・バイポーラトラ
ンジスタ、１４・・・拡散Ｐ型エリア、１５・・・ソー
ス領域、１６・・・絶縁層、１７・・・ゲート導電層、
１８．１９゜２２．２３・・・メタライゼーション、２
０・・・ベース領域、２１・・・エミッタ領域、４０・
・・インバータ、４１・・・ＮＯＲゲート、４２・・・
ロジック回路、５１゜５２．６１．６２．６３．６４．
６６・・・ＭＯＳトランジスタ、５３・・・スイッチ、
５４・・・ギャバシタ、６５・・・喘ｆ０ 特許出願人　工スジｘ　、Ｉスートムソンマイクロエレ
クト［１ニク エスエー

Claims (5)

    【特許請求の範囲】
  1. （１）負荷（Ｌ）を介して高電流電圧（Ｖ＿Ｃ＿Ｃ）に
    接続された第１の主電極（Ｄ）と、接地された第２の主
    電極（Ｓ）と、ＯＮスイッチング期間中低電圧源（Ｖ＿
    Ｄ＿Ｄ）に接続されるゲート（Ｇ）とを有するパワーＭ
    ＯＳトランジスタ（１）用のゲート制御回路であって、
    パワーＭＯＳトランジスタのＯＮスイッチング時該第１
    の主電極を該ゲートに接続する手段（Ｓ＿１）からなる
    パワーＭＯＳトランジスタ用のゲート制御回路。
  2. （２）該パワーＭＯＳトランジスタ（１）は、バーチカ
    ルバイポーラトランジスタ（Ｔ）がともに形成される半
    導体基板に構成されるＶＤＭＯＳ型であり、基板の背面
    はＶＤＭＯＳのドレイン及びバイポーラトランジスタの
    コレクタに対応し、該ドレイン（Ｄ）は該第１の主電極
    をなし、バイポーラトランジスタのエミッタはＶＤＭＯ
    Ｓトランジスタのゲートに接続され、ベースにはＶＤＭ
    ＯＳのゲートと同時にＯＮスイッチング信号（Ｃ）が供
    給されることを特徴とする請求項１記載のパワーＭＯＳ
    トランジスタ用のゲート制御回路。
  3. （３）該エミッタは抵抗（Ｒ）を介して該ゲートに接続
    されることを特徴とする請求項２記載のパワーＭＯＳト
    ランジスタ用のゲート制御回路。
  4. （４）ＶＤＭＯＳのドレイン電圧がゲート電圧に近付く
    と即座にバイポーラトランジスタの導電を遮断する手段
    （４２：６３：６４）からなることを特徴とする請求項
    ２記載のパワーＭＯＳトランジスタ用のゲート制御回路
    。
  5. （５）ＶＤＭＯＳのゲート及びバイポーラトランジスタ
    のベースの電圧は、制御に応じてブートストラップ回路
    （４０、４１）を介して供給されることを特徴とする請
    求項２記載のパワーＭＯＳトランジスタ用のゲート制御
    回路。
JP1025581A 1988-02-04 1989-02-03 パワーｍｏｓトランジスタ用のゲート制御回路 Pending JPH027713A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8801550 1988-02-04
FR8801550A FR2627033B1 (fr) 1988-02-04 1988-02-04 Circuit de commande de grille d'un transistor mos de puissance fonctionnant en commutation

Publications (1)

Publication Number Publication Date
JPH027713A true JPH027713A (ja) 1990-01-11

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ID=9363121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1025581A Pending JPH027713A (ja) 1988-02-04 1989-02-03 パワーｍｏｓトランジスタ用のゲート制御回路

Country Status (6)

Country Link
US (1) US4894568A (ja)
EP (1) EP0328465B1 (ja)
JP (1) JPH027713A (ja)
KR (1) KR890013890A (ja)
DE (1) DE68900421D1 (ja)
FR (1) FR2627033B1 (ja)

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