JPH0669141B2 - 入力回路 - Google Patents

入力回路

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JPH0669141B2
JPH0669141B2 JP60061014A JP6101485A JPH0669141B2 JP H0669141 B2 JPH0669141 B2 JP H0669141B2 JP 60061014 A JP60061014 A JP 60061014A JP 6101485 A JP6101485 A JP 6101485A JP H0669141 B2 JPH0669141 B2 JP H0669141B2
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input
emitter
base
voltage
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ジエフリー・アルマ・ウエスト
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エヌ・ベー・フイリツプス・フルーイランペンフアブリケン
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/088—Transistor-transistor logic

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子要素の動作を制御するためのバイポーラ回
路に関するものである。特に、本発明はトランジスタ‐
トランジスタ論理（TTL）のような論理を用いてディジ
タルゲートのスイッチング機能を改善する回路に関する
ものである。
従来の技術 TTL回路は普通の論理構造から導かれるものであり、第
１図は従来の回路を示したものである。低電源電圧VEE
を受ける端子と高電源電圧VCCを受ける端子との間に接
続されたこのNANDゲートでは電圧VI1及びVI2により表さ
れている入力信号がマルチプルエミッタNPN入力トラン
ジスタQ1の対応するエミッタに与えられる。入力トラン
ジスタQ1のベースは抵抗R1を介してVCC電源に結合す
る。要素Q1とR1はゲートの入力回路を形成する。
トランジスタQ1のコレクタはゲートの出力回路内のNPN
分相トランジスタQ2のベースに接続する。トランジスタ
Q2のコレクタは抵抗R2を介してVCC電源に結合する。こ
のトランジスタQ2のコレクタはまたNPNトランジスタQ3
のベースにも接続する。トランジスタQ3のエミッタはNP
N出力トランジスタQ4を駆動し、また抵抗R3を介してト
ランジスタQ4のエミッタに結合する。ダーリントン対Q3
及びQ4の相互に接続されたコレクタは抵抗R4を介してV
CC電源に接続する。
トランジスタQ2のエミッタはNPN出力トランジスタQ5の
ベースを駆動する。トランジスタQ5のエミッタはVEE電
源に結ぶ。プルダウン抵抗R5をトランジスタQ5のベース
とVEE電源との間に接続する。出力電圧信号V0はトラン
ジスタQ5のコレクタとトランジスタQ4のエミッタとの相
互接続点から取り出す。
このゲートの動作を理解するために、入力端子VI1及びV
I2の少なくとも一つ、例えば、入力端子VI1が最初入力
スイッチング点よりも低い電圧、即ち論理「０」（以后
ただ「０」とする）にあるものとする。この時トランジ
スタQ2とQ5はオフである。蓋し、抵抗R1を経てVI1入力
端子に流れる電流がトランジスタQ2のベース電圧を低い
値にするからである。トランジスタQ3とQ4はオンであ
る。出力V0は高電圧、即ち、論理「１」（以后ただ
「１」とする）にある。
電圧VI1が入力スイッチング点の上の「１」に高められ
るとする。抵抗R1を流れる電流は下がり、トランジスタ
Q1のベース‐コレクタ接合を介してトランジスタQ2に流
れ始める。トランジスタQ2がターンオンし、抵抗R2を経
て電流を流し、トランジスタQ3とQ4をターンオフする。
抵抗R2を流れる電流の一部はトランジスタQ5に向かって
流れ、このトランジスタQ5をターンオンし、電圧V0を
「０」に降下させる。入力VI1が「０」に戻ると逆のこ
とが起こる。すなわち、抵抗R1を流れる電流は大きくな
り、VI1端子へ流れ始める。トランジスタQ2とQ5はター
ンオフし、トランジスタQ3とQ4が出力電圧V0を「１」に
上昇させる。
分相トランジスタQ2がターンオフする時、そのベース内
のキャリヤは入力トランジスタQ1を経てVI1端子に放電
する。このためゲートのスイッチング速度は相対的に高
くなる。しかし、（入力VI1が低い時の）最大入力電流
はmAのオーダーである。而してこれは多くの用途にとっ
て高すぎる。
発明が解決しようとする課題 本発明の目的は、ディジタルゲートのスイッチング機能
を改善すること、特に入力回路の最大入力電流を低減さ
せることにある。
本発明によれば、電子要素の制御電極における電流又は
電圧レベルを調整するために入力信号に応答する入力回
路が、入力信号が或る電圧遷移をなした時、制御電極か
らの、容量的に制御される放電路を構成するようにす
る。この入力回路は特にTTLゲートに適している。放電
路はスイッチング速度を高くする。またこの入力回路の
最大入力電流は非常に低く、μＡのオーダーである。こ
れは前述した従来からの入力回路の場合よりも３桁程度
低い。
本発明回路は、入力信号に応答する１個又は複数個のベ
ースと、第１のエミッタであり、この第１のエミッタの
電圧に制御電極が応答するようにしたこの第１のエミッ
タと、第２のエミッタとを有するバイポーラ入力トラン
ジスタを具える。又、本発明回路は入力トランジスタと
同じ極性のバイポーラ放電トランジスタを具え、そのベ
ースが前記の第２のエミッタに結合され、この放電トラ
ンジスタのエミッタが入力信号に応答し、この放電トラ
ンジスタのコレクタが制御電極に結合されているように
する。又、本発明回路は、放電トランジスタのベースと
第１の電源電圧を受け取る端子との間に結合された容量
性の要素を具える。
入力トランジスタが第１のエミッタを通る個所でターン
オンする電圧から、入力トランジスタが第１のエミッタ
を通る個所でターンオフする電圧に至る電圧範囲を越え
て、入力信号が変化する場合、入力信号がこの電圧範囲
に含まれる遷移電圧を通過する際に放電トランジスタが
一時的にターンオンする。これにより制御電極から放電
トランジスタを通る電流通路を開通させる。制御電極
が、入力トランジスタと同じ極性のバイポーラスイッチ
ングトランジスタのベースであり、このスイッチングト
ランジスタは入力トランジスタがその第１のエミッタを
通る個所でターンオンするとターンオンし、逆も成立す
る場合は、スイッチングトランジスタをターンオフさせ
る際スイッチングトランジスタのベース内のキャリヤが
上記電流通路を通って放電し、スイッチングトランジス
タのターンオフ時間を短くする。
本発明回路は第１のエミッタを流れる電流を電子要素の
制御電極の電流からほぼ完全に分離する回路を具えると
好適である。こうするとスイッチング速度を高く保った
まま回路に流れる全電流を低レベルに下げることができ
る。この分離回路は、入力トランジスタが制御電極の電
圧を制御する状態を保って、通常制御電極が入力信号に
電圧クランプするのを防ぐ。分離回路はまた入力スイッ
チング点も制御する。
分離回路では整流器を第１の結合点を介して第１のエミ
ッタに接続すると共に、第２の結合点を介して制御電極
に接続する。この整流器は第１のエミッタのベース‐エ
ミッタ接合に対し逆向きにする。第１の結合点と第１の
電圧源との間に電流源を結合する。第２の結合点と第２
の電圧源との間に抵抗のようなインピーダンス素子を結
合する。
図面につき本発明を詳細に説明する。
アノードがNPNトランジスタのベースに接続され、カソ
ードがこのトランジスタのコレクタに接続され、このト
ランジスタをクランプして深い飽和状態からはずす各シ
ョットキーダイオードは図示していない。代わりに、こ
のようなショットキークランプされたNPNトランジスタ
のベースを細長い「Ｓ」字のブロックで示し、クランピ
ングショットキーダイオードを表わす。
各図を通し、同一又は類似の素子に同一の符号を付し
た。
好適な実施例の説明 第２図は（少なくとも）ベースを制御電極としたNPNス
イッチングトランジスタQAから成る電子要素の当該制御
電極における電流／電圧レベルを調整する入力回路を示
したものである。NPNスイッチングトランジスタQAのエ
ミッタは電圧レベルシフタ10を介してVEE電源端子に接
続されている。電圧レベルシフタ10が導通状態にあり、
トランジスタQAのエミッタからVEE電源端子へ電流を流
すとこの電圧レベルシフタ10の両端間に電圧VLSが生じ
る。トランジスタQAのコレクタは（特定しない回路を介
して）VCC電源端子に結合する。
入力回路はマルチプルエミッタNPN入力トランジスタQB
を具える。トランジスタQBのベースは入力端子に接続さ
れ、入力電圧信号VIを受ける。トランジスタQBのコレク
タはVCC電源端子に接続する。トランジスタQBの第１の
エミッタE1はトランジスタQAのベースに結合する。トラ
ンジスタQAのベースはまたブロッキング整流器12を介し
てNPN放電トランジスタQCのコレクタに結合する。トラ
ンジスタQCのベースはトランジスタQBの第２のエミッタ
E2に接続する。トランジスタQCのエミッタは入力端子に
接続し、入力電圧信号VIを受ける。コンデンサとして機
能する要素ＣをVEE電源端子とトランジスタQCのベース
との間に接続する。
整流器12の向きはトランジスタQCのベース‐エミッタ接
合と同じ順導通方向になるようにする。こうすると整流
器12によりコンデンサＣ用の電荷がトランジスタQAのベ
ースに流れるのを阻止できる。整流器12がターンオンさ
れている時整流器12の両端に電圧VR1が生ずる。
入力回路はまたエミッタE1を流れる電流をトランジスタ
QAのベース電流から実質的に分離する回路を具える。こ
の分離回路によりE1の電圧がトランジスタQAのスイッチ
ングを制御するも、トランジスタQAが電圧VIの最大レベ
ルをクランプすることがないようにする。
この分離回路は整流器14と、ほぼ一定な電流源16と、抵
抗RAとから成る。整流器14は結合点N1を介してエミッタ
E1に接続され、結合点N2を介してトランジスタQAのベー
スに接続されている。整流器14の向きはエミッタE1のベ
ース‐エミッタ接合に対して逆方向である。整流器14が
導通している時この整流器14の両端間に電圧VR2が生ず
る。電流源16は結合点N1と電源端子VEEとの間に接続す
る。抵抗RAは結合点N2と電源端子VCCとの間に接続す
る。
エミッタE1又はE2のベース‐エミッタ接合が導通する
と、その電圧降下は約1VBEである。但し、VBEはバイポ
ーラトランジスタが丁度導通する時の標準ベース‐エミ
ッタ電圧の絶対値である。同じように、トランジスタQA
及びQCが導通する時もそのベース‐エミッタ接合の両端
間に約1VBEの電圧降下が生ずる。トランジスタQCがター
ンオンするとそのコレクタ‐エミッタ電圧は少なくとも
VSATであり、これは普通0.1Vよりも小さい。整流器12及
び14を形成する要素はVR2がVR1＋VBE＋VSATより小さく
なるように選ぶ。これらの事項を念頭に入れ、便宜上電
源VEEが０ボルトであると仮定すると第２図の回路は下
記のように動作する。
入力VIが「１」即ち、入力スイッチング点の電圧2VBE＋
VLS−VR2より高い電圧VIHにある時トランジスタQA及び
電圧レベルシフタ10は両方とも導通する。トランジスタ
QAのベースは抵抗RAを介してVCC電源から駆動電流を受
ける。トランジスタQBはエミッタE1を介してターンオン
される。トランジスタQAのベース電圧はVBE＋VLSであ
り、エミッタE1の電圧はVIH−VBEであるから、整流器14
はオフとなる。電流源16はエミッタE1に電流を与える。
トランジスタQCと整流器12とは両方ともオフとなる。E2
のベース‐エミッタ接合は導通の縁にあるか又は不導通
である。従って、トランジスタQCのベース電圧はVIH−V
BEであるか又はそれよりも高い。
次に、入力VIを「０」即ち入力スイッチング点より低い
低電圧VILに向けて下げる。こうするとE1の電圧が下が
る。入力電圧VIが入力スイッチング点に近づくにつれ
て、トランジスタQBがターンオフし始める。E1の電圧が
下がると整流器14がターンオンしうる。整流器14がター
ンオンするとE1の電圧をさらに僅かに減少させることに
より、トランジスタQAのベース電圧がVBE＋VLSよりも低
くなる。こうすると、トランジスタQAと電圧レベルシフ
タ10とがターンオフし始める。この間、コンデンサＣは
トランジスタQCのベース電圧をVIH−VBE又はそれよりも
高い高レベル近くに保つ。
入力VIは高レベルVIHから2VBEを引いた値よりも低く且
つVBE＋VLS−VSAT−VR1よりも低い低レベルVILに向かっ
て降下し続ける。この電圧VBE＋VLS−VSAT−VR1を遷移
電圧VTRと称する。
入力VIがVTRに達する前にVIHの下2VBEよりも僅かに下が
ると、トランジスタQCのベース‐エミッタ接合は導通状
態になる。こうなるとコンデンサＣがトランジスタQCの
ベース‐エミッタ接合を通して入力端子に放電し始め
る。トランジスタQCのベース電圧は電圧VIに従って下方
に下がる。しかし、トランジスタQCはターンオンしな
い。蓋し、そのコレクタ電圧が整流器12を導通状態にす
るには余りに高いからである。入力VIがVTRに達する
と、トランジスタQCと整流器12が最終的にターンオン
し、トランジスタQAのベースから入力端子VIに至る電流
通路が開く。ここで遷移電圧の説明をする。上述したよ
うに結合点N2における電圧がVLS＋VBEよりも降下する
と、トラジスタQAがターンオフする。コンデンサＣは入
力電圧VIがVIHに等しくなった際に充電されており、入
力電圧VIの降下中その電圧をVIH−VBEに保っている。ト
ランジスタQCのコレクタは入力電圧VIがVIHであった際
にVLS＋VBE−VRIに等しい電圧まで充電されていたこと
に注意すべきである。上述したように入力電圧VIの瞬時
値がVIH−2VBEよりも降下すると、トランジスタQCが電
流を流し始め、この入力電圧の値はトランジスタQCのコ
レクタ電圧よりもVSATだけ低くなる。従って入力電圧は
次式を満足する必要がある。
VI＝VLS＋VBE−VRI−VSAT これが前記の遷移電圧VTRである。
一方、入力VIがVIHの下方2VBEより降下する前に入力VI
がVTRに達する場合には何事も起こらない。蓋し、トラ
ンジスタQCのエミッタ電圧があまりにも高いからであ
る。電圧VIがVIHの下方2VBEより僅かに降下すると、ト
ランジスタQC及び整流器12が最終的に導通し、トランジ
スタQAのベースから入力端子に至る電流通路を開く。
これらのいずれの状態でも、トランジスタQAのベース内
のキャリヤは電流通路を通ってVI端子へ放電する。これ
によりトランジスタQAのターンオフ速度を上げる。この
ようにトランジスタQAのターンオフ速度を高めることに
より、電圧レベルシフタ10のターンオフ速度を高める。
短時間後、トランジスタQB及びQAは電圧レベルシフタ10
と同様に完全にオフとなる。コンデンサＣもトランジス
タQCのベース‐エミッタ接合を経て入力端子に放電し、
トランジスタQCのベース電圧が入力VIに従って下方に下
がる。コンデンサＣからVEE電源及び入力端子への漏洩
のため、トランジスタQCのベース電圧はVIL＋VBEよりも
低く下がる。これによりトランジスタQCと整流器12とは
ターンオフする。この時抵抗RAを通る電流はほとんど全
て整流器14と電流源16とを通って流れる。
入力VIが入力スイッチング点以上の電圧に戻っても、ト
ランジスタQC及び整流器12はオフのままである。しか
し、トランジスタQBは入力が上昇するにつれてエミッタ
E1を介してターンオンする。これにより整流器14をター
ンオフさせ、トランジスタQAと電圧レベルシフタ10とを
ターンオンしうるようにする。
トランジスタQBはエミッタE2を介しても一時的にターン
オンする。コンデンサＣはエミッタE2を介して、トラン
ジスタQCのベース電圧が電圧VIの高レベルの下1VBEに達
するまで充電される。この充電が行われるとエミッタE2
のベース‐エミッタ接合は導通の縁にある。従って入力
VIが僅かに下がると、エミッタE2のベース‐エミッタ接
合は非導通となる。整流器12はコンデンサＣの充電電流
がトランジスタQAのベースに流れるのを防ぐ。こうして
回路は高レベルから低レベルへの遷移の準備ができる。
整流器12及び14を形成する要素はVR2がVR1＋VBE＋VSAT
を越えるように選ぶことができる。こうしても入力回路
はトランジスタQAのベース内のキャリヤに対する放電路
を開くであろう。この場合入力VIが低くなると整流器12
が整流器14よりも早くターンオンする為いくらかの電流
の無駄を生ずる。即ち、抵抗RAを通る電流のいくらかが
一時的に放電路を通ってVI端子へ流れる。このため入力
回路はVR2がVR1＋VBE＋VSATより低い好適な場合のよう
に効率的には動作しない。
トランジスタQAのベースの放電に関する限り、整流器1
4、電流源16及び抵抗RAが全てなくても第２図の回路は
本質的に同じ動作をする。しかし、遷移点は異なってく
る。又、エミッタE1の電流はも早やトランジスタQAのベ
ース電流から分離されない。この結果、トランジスタQA
は入力VIの最大電圧をクランプする。しかし、入力回路
は依然としてトランジスタQAのベースからトランジスタ
QC（及び有るならば整流器12）を介してVI端子に至る電
流通路を構成し、トランジスタQAがターンオフする時そ
のベースから電荷キャリヤを除き、これにより平均スイ
ッチング速度を高くする。
特に、要素14,16及びRAを除くと、電圧VIは2VBE＋VLSに
等しい最大値VIHにクランプされる。この電圧におい
て、トランジスタQAと電圧レベルシフタ10とは両方とも
オンとなる。トランジスタQBはエミッタE1を介してター
ンオンし、トランジスタQAのベースに駆動電流を与え
る。トランジスタQCと整流器12とは両方ともオフとな
る。エミタE2のベース‐エミッタ接合はオフにあるか又
は導通の縁にあり、従ってトランジスタQCのベース電圧
はVIH−VBEよりも高いか又はこれに等しくなる。
入力VIがこれまたVIHよりも2VBE以上低く、VTRよりも低
い低レベルVIL迄下がると、トランジスタQB及びQAが電
圧レベルシフタ10と共にターンオフし始める。入力VIが
VTRに達する前に2VBE以上下がるか又はその逆であるか
に依存して前述した２種類の状態の一方が生ずる。いず
れの状態でもトランジスタQCと整流器12とが一時的にタ
ーンオンし、放電路を開通させ、トランジスタQAのベー
ス中の電荷キャリヤが端子VIに放電する。コンデンサＣ
が漏洩とトランジスタQCのベース‐エミッタ接合を介す
ることの両方により放電し、トランジスタQCのベース電
圧がVIL＋VBEより低くなると、トランジスタQCと整流器
12とが再びターンオフする。
VIHに戻る遷移では、入力VIがVILの上2VBEに達する前に
エミッタE2のベース‐エミッタ接合が導通する。コンデ
ンサＣはエミッタE2を介して充電される。入力VIがVIH
に達すると、トランジスタQAと電圧レベルシフタ10とが
ターンオンする。トランジスタQBはエミッタE1を介して
ターンオンし、エミッタE2のベース‐エミッタ接合は導
通の縁にある。コンデンサＣがVIH−VBE迄充電される
と、入力回路はVILに向かう遷移の準備ができる。
第３図は第２図の入力回路を用いるTTL反転ゲートの好
適な一例を示したものである。第３図では、電圧レベル
シフタ10がNPN出力プルダウントランジスタQ5のベース
‐エミッタ接合になっている。電圧VLSは1VBEである。
トランジスタQAはNPN分相器Q2である。整流器12はショ
ットキーダイオードD1である。電圧VR1は1VSHである
が、ここでVSHはショットキーダイオードが丁度導通す
る時のショットキーダイオード両端間の標準電圧降下で
ある。VSHは約0.5Vである。整流器14はPNダイオードD2
であり、電圧VR2は1VBEである。
電流源16は同じ常時オンのNPNトランジスタQ6及び７を
中心とする電流ミラーである。トランジスタQ6とQ7のベ
ースは一つに結合し、常時オンのNPNトランジスタQ8の
エミッタ‐ベース接合を介してトランジスタQ7のコレク
タに接続する。トランジスタQ6とQ7のエミッタはそれぞ
れ抵抗R6及びR7を介してVEE電源に接続する。これらの
抵抗は小さい抵抗であって、雑音に対する感度を低くす
る。VEE電源とトランジスタQ8のエミッタとの間に抵抗R
8を接続する。トランジスタQ8のコレクタとベースはそ
れぞれ抵抗R9及びR10を介してVCC電源に接続する。要素
Q8,R9及びR10はトランジスタQ7にほぼ一定の電流を流
す。電流源16内の小さなベース電流を無視すれば、トラ
ンジスタQ7の電流はトランジスタQ6内で鏡像反転（即ち
複製）される。蓋し、トランジスタQ6とQ7のエミッタ面
積は等しいからである。トランジスタQ6とQ7のエミッタ
面積を異ならせれば、トランジスタQ6の電流がトランジ
スタQ7の電流に対し一定の比率となるようにすることも
できる。いずれの場合でも、トランジスタQ6のコレクタ
電流はトランジスタQ6のコレクタ電圧を必要に応じて変
えてもほぼ一定である。
この他に第３図の入力回路はショットキーダイオードD3
を有するが、これは入力VIがVEEの下1VSHより大きく下
がるのを防ぐ。ショットキーダイオードD4は電流がトラ
ンジスタQBを介してVCC電源へ送られるのを防ぐ。
トランジスタQ2とQ5はTTLゲートの出力回路の一部であ
る。出力回路はこの他にトランジスタQ3及びQ4並びに抵
抗R2,R3及びR5を具えるが、これらは互いに且つトラン
ジスタQ2,Q5に対し第１図の出力回路で述べたのと同じ
ように接続される。第３図のトランジスタQ3とQ4の相互
に接続されたコレクタは直接VCC電源へ接続される。抵
抗R5と直列に入っているショットキーダイオードD5はト
ランジスタQ5のターンオフ時間を短くする。ショットキ
ーダイオードD6とD7はダーリントン対Q3及びQ4をターン
オフするのを助け、また出力端子V0にある負荷容量の放
電を助ける。ショットキーダイオードD8,D9及びD10はNP
NトランジスタQ9と相俟ってトランジスタQ5がターンオ
フする時そのベースが放電するのを助ける。
入力VIが「０」になる時出力V0は「１」になり、逆も成
立する。蓋し、第３図のゲートはインバータであるから
である。入力スイッチング点は2VBEで、これは約1.5Vで
あり、電圧VTRは2VBE−VSH−VSATであり、これは約1.0V
である。入力回路は第２図につき述べた態様で動作す
る。前段に指摘した点を除いて、第３図の出力回路は第
１図につき述べた態様で動作する。従って、第３図のゲ
ートの動作の説明を省略する。トランジスタQ2（QA）の
ターンオフをスピードアップすることによりこの入力回
路はトランジスタQ5のターンオフをスピードアップす
る。
第３図で、電源VCCとVEEはそれぞれ5.0V及び0Vとすると
好適である。抵抗RA,R2,R3,R5,R6,R7,R8,R9及びR10はそ
れぞれ11600,1500,4000,750,50,50,10000,5000及び1000
0Ωとする。入力VIの公称「０」及び「１」値はそれぞ
れ０及び3.0Vである。（電圧VIが高い時の）最大入力電
流は約５μＡである。出力V0の公称「０」及び「１」値
はそれぞれ0.55V以下及び2.0V以上である。
第４図は第２図の入力回路を用いるTTL非反転バッファ
ゲートの好適な一例の一部を示したものである。第４図
では電圧レベルシフタ10はPNダイオードD11である。電
圧VLSはここでも1VBEである。抵抗R11は5000Ωとすると
好適であるが、トランジスタQAのコレクタとVCC電源と
の間に接続する。このトランジスタQAのコレクタに前述
したように構成したトランジスタQ2とQ5を含む出力回路
を接続する。この出力回路は第３図の出力回路と同じ要
素を同じ態様で接続すると好適である。
第４図の入力回路は抵抗RAと直列にショットキーダイオ
ードD12を入れた点を除いて第３図の場合と同じに構成
する。第４図の電流源16は第３図と同じにすると好適で
ある。ダイオードD12はレベルシフタであって、抵抗RA
に対する電流源16内の抵抗R10の比を調整する。抵抗RA
はここでは10000Ωとすると好適である。
第４図の出力V0は入力VIと同じ論理値をとる。蓋し、信
号の反転がないからである。入力回路は第２図につき述
べたのと同じ態様で動作する。トランジスタQAはインバ
ータである。第４図の出力回路は第３図と同じに動作す
る。従って、第４図のゲートの動作は前の説明から明ら
かである。入力回路はトランジスタQAのスイッチング速
度を速くする結果、トランジスタQ2及びQ5のスイッチン
グ速度も速くする。
上述した２種類のゲートの種々の要素を造る方法は半導
体技術で周知である。これらのゲートは半導体チップ上
の活性領域を分離するのに酸化物分離を用いる従来から
のプレーナ処理技術に従ってモノリシック集積回路の形
態で造ると好適である。コンデンサＣは真のコンデンサ
の形で造ることもできるが、正規の動作時に逆バイアス
がかかるPNダイオード、即ち、カソードをトランジスタ
QCのベースに接続し、アノードをVEE端子に接続したダ
イオードとして造ることもできる。１個又は複数個のPN
ダイオードはベースをコレクタに接続したNPNトランジ
スタとすることができる。
以上本発明を特定の実施例につき述べてきたが、この記
述は単に説明のためだけであって特許請求の範囲に記載
されている本発明の範囲を限定するものと解釈すべきで
はない。例えば、前述したのと逆極性の半導体要素を用
いて同じ結果を達成することができる。前述した入力回
路内のマルチプルエミッタ入力トランジスタの代わりに
入力信号を受けるベースを相互に接続した一対のトラン
ジスタを用いることもできる。このように当業者ならば
特許請求の範囲で規定されている本発明の真の範囲と精
神から逸脱せずに種々の変更や用途を考えることができ
るが、それらは本発明に含まれるものである。
【図面の簡単な説明】
第１図は従来のTTLゲートの回路図、 第２図は本発明に係るバイポーラトランジスタのスイッ
チングを調整するための入力回路の回路図、 第３図及び第４図は第２図の入力回路を用いるTTLゲー
トの好適な実施例の回路図である。 10……電圧レベルシフタ 12……ブロッキング整流器 14……整流器 16……電流源 QA……スイッチングトランジスタ QB……入力トランジスタ QC……放電トランジスタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】入力信号に応答し、電子要素の制御電極に
    おける電流又は電圧レベルを調整する入力回路におい
    て、 入力信号に応答する少なくとも１個のベースと、前記の
    制御電極が応答する電圧を生じる第１のエミッタと、第
    ２のエミッタとを有するバイポーラ入力トランジスタ
    と； 上記第２のエミッタに結合されたベースと、入力信号に
    応答するエミッタと、制御電極に結合されたコレクタと
    を有し、前記のバイポーラ入力トランジスタと同じ極性
    のバイポーラ放電トランジスタと； 前記の放電トランジスタのベースと電源電圧を受ける端
    子との間に結合された容量性要素とを具えることを特徴
    とする入力回路。
  2. 【請求項２】入力トランジスタが第１のエミッタを介し
    て導通状態になる電圧から入力トランジスタが第１のエ
    ミッタを介して実質的に不導通になるもう一つの電圧へ
    至る電圧範囲を越えて入力信号が変化する場合に、この
    入力信号がこの電圧範囲に含まれる遷移電圧を通る際放
    電トランジスタが一時的に導通し、制御電極からこの放
    電トランジスタを通る電流路が形成されることを特徴と
    する特許請求の範囲第１項記載の入力回路。
  3. 【請求項３】前記の電子要素がバイポーラ入力トランジ
    スタと同じ極性のバイポーラスイッチング トランジス
    タを具え、このバイポーラスイッチングトランジスタの
    ベースを制御電極としたことを特徴とする特許請求の範
    囲第２項記載の入力回路。
  4. 【請求項４】前記の放電トランジスタのエミッタと前記
    の入力トランジスタの各ベースとを入力信号を受けるた
    めの入力端子に結合し、前記の電流路がスイッチングト
    ランジスタのベースから入力端子へ通じていることを特
    徴とする特許請求の範囲第３項記載の入力回路。
  5. 【請求項５】前記のスイッチングトランジスタのベース
    と前記の放電トランジスタのコレクタとの間に順方向に
    導通する整流器を結合したことを特徴とする特許請求の
    範囲第３項記載の入力回路。
  6. 【請求項６】入力信号に応答し、電子要素の制御電極に
    おける電流又は電圧レベルを調整する入力回路におい
    て、 入力信号に応答する少なくとも１個のベースと、第１の
    結合点に結合された第１のエミッタと、第２のエミッタ
    とを有するバイポーラ入力トランジスタと； 前記の第１の結合点と前記の制御電極に結合された第２
    の結合点との間に結合され、前記の第１のエミッタに対
    するベース‐エミッタ接合とは逆向きになっている整流
    器と； 前記の第１の結合点と第１の電圧源との間に結合された
    電流源と； 前記の第２の結合点と第２の電圧源との間に結合された
    インピーダンス要素と； 前記の第２のエミッタに結合されたベースと、入力信号
    に応答するエミッタと、前記の第２の結合点に結合され
    たコレクタとを有し、前記のバイポーラ入力トランジス
    タと同じ極性のバイポーラ放電トランジスタと； 第１の電圧源と前記の放電トランジスタのベースとの間
    に結合された容量性要素とを具えることを特徴とする入
    力回路。
  7. 【請求項７】前記の電子要素が前記のバイポーラ入力ト
    ランジスタと同じ極性のバイポーラスイッチングトラン
    ジスタを具え、このバイポーラスイッチングトランジス
    タのベースを制御電極としたことを特徴とする特許請求
    の範囲第６項記載の入力回路。
  8. 【請求項８】前記の第１の電圧源と前記のスイッチング
    トランジスタのエミッタとの間に電圧レベルシフタが
    結合されていることを特徴とする特許請求の範囲第７項
    記載の入力回路。
  9. 【請求項９】前記の整流器がPNダイオードを具え、前記
    の電圧レベルシフタがスイッチングトランジスタのベー
    ス‐エミッタ接合の順方向を向いたPN接合を具えたこと
    を特徴とする特許請求の範囲第８項記載の入力回路。
  10. 【請求項１０】前記の電圧レベルシフタのPN接合を前記
    のバイポーラ入力トランジスタと同じ極性のバイポーラ
    トランジスタのベース‐エミッタ接合としたことを特徴
    とする特許請求の範囲第９項記載の入力回路。
  11. 【請求項１１】前記のインピーダンス要素が抵抗を具え
    ることを特徴とする特許請求の範囲第８項記載の入力回
    路。
  12. 【請求項１２】前記の容量性要素が逆バイアスされたダ
    イオードを具えることを特徴とする特許請求の範囲第８
    項記載の回路。
JP60061014A 1984-03-30 1985-03-27 入力回路 Expired - Lifetime JPH0669141B2 (ja)

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US06/595,061 US4584490A (en) 1984-03-30 1984-03-30 Input circuit for providing discharge path to enhance operation of switching transistor circuits
US595061 2000-06-16

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JPS60220624A JPS60220624A (ja) 1985-11-05
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DE3578022D1 (de) 1990-07-05
EP0161015A1 (en) 1985-11-13
JPS60220624A (ja) 1985-11-05
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