JPH0277142A - パッケージ構造 - Google Patents

パッケージ構造

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Publication number
JPH0277142A
JPH0277142A JP63230324A JP23032488A JPH0277142A JP H0277142 A JPH0277142 A JP H0277142A JP 63230324 A JP63230324 A JP 63230324A JP 23032488 A JP23032488 A JP 23032488A JP H0277142 A JPH0277142 A JP H0277142A
Authority
JP
Japan
Prior art keywords
lsi
layer
printed wiring
wiring board
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63230324A
Other languages
English (en)
Inventor
Tsuneaki Tajima
田島　恒明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63230324A priority Critical patent/JPH0277142A/ja
Publication of JPH0277142A publication Critical patent/JPH0277142A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパッケージ構造に関し、特にＬＳＩの実装構造
を改良したパッケージ構造に関する。
〔従来の技術〕
従来のパッケージ構造は、第２図Ａ、Ｂに示すように、
第１の信号層２、第２の信号層３、グランド層４、電源
層５からなる。プリント配線板１の一部分を切り抜き、
そこにテープ・オートメイテッド・ボンディング（ＴＡ
Ｂ）構造などのＬＳＩ８を挿入し、ＬＳＩにつながるリ
ード７をプリント配線板１上に設けられた電極９に接続
することにより薄型化を図っていた。
〔発明が解決しようとする課題〕
上述した従来のパッケージ構造は、ＬＳＩのプリント配
線板への固定がリードだけによってなされているため、
ＬＳＩから発生した熱は主にＬＳＩのリードを伝わって
プリント配線板へ伝導される経路しか放熱経路を持たず
、ＬＳＩの温度が高くなってしまい誤動作の原因になる
という欠点がある。また、ＬＳＩの固定がリードだけで
なされているため、振動、衝撃などの機械的強度が弱い
という欠点がある。
さらに、薄型化のためにプリント配線板を完全に切り抜
いてしまうため信号層のパターン収容性が悪くなるとい
う欠点もある。
〔課題を解決するための手段〕
本発明は、表面に信号層を有し、内層にグランド層およ
び電源層を有するプリント配線板上に、前記信号層上に
形成された電極につながるリードを有するＬＳ工を搭載
してなるパッケージ構造において、前記プリント配線板
の該ＬＳＩ搭載エリアを表面から前記グランド層または
前記電源層まで削除したくぼみ部に前記ＬＳ工を搭載し
て構成したことを特徴とするものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図Ａは本発明の一実施例の縦断面図、第１図Ｂは本
発明の他の実施例の縦断面図である。
プリント配線板１は表面に第１の信号層２および第２の
信号層３を有し、内部にグランド層４および電源層５を
有しており、さらに、部分的に表面からグランド層４ま
たは電源層５まで削除されたくぼみ部６を有している。
電気接続のためのリード７を有するＬＳＩ８はプリント
配線板１のくぼみ部６に搭載されハンダ付けまたは良熱
伝導性接着剤によりグランド層４またば電源層５に固着
されている。ＬＳＩ８のり−ド７はプリント配線板１上
に設けられた電極に接続されＬＳＩ８とプリント配線板
１は電気的に接続されている。
本実施例のパッケージ構造はＣｕなどの良熱伝導性の金
属からなりプリント配線板１全面に拡がった薄板状のグ
ランド層４または電源層５に、ＬＳＩ８が固着されてい
るため、ＬＳＩ８の発生した熱はこの良熱伝導性の金属
部を通してプリント配線板１全体に低熱抵抗で広がり、
ＬＳＩ８の温度を低く押えることができＬＳＩ８の誤動
作を防止できる。またＬＳＩ８が、くぼみ部６とは言え
プリント配線板１上に固着されているため、振動。
衝撃などに対する機械的強度が強い。さらに、くぼみ部
６はプリント配線板１を完全に切り抜いていないため、
第２の信号層３のＬＳＩ８の真下にあたるエリアにも信
号パターンを配置することができ、パターン収容性も高
めることができる。
〔発明の効果〕
以上説明したように本発明は、プリント配線板のＬＳＩ
が搭載されるエリアを表面からグランド層または電源層
まで削除することにより、ＬＳＩの温度を低く押えるこ
とによる信頼性の向上および信号パターンの収容性を高
めることができるという効果を奏する。
【図面の簡単な説明】
第１図Ａは本発明の一実施例の縦断面図、第１図Ｂは本
発明の他の実施例の縦断面図、第２図Ａ。 Ｂは従来例の平面図、縦断面図である。 １・・・プリント配線板、２・・・第１の信号層、３・
・・第２の信号層、４・・・グランド層、５・・・電源
層、６・・・くぼみ部、７・・・リード、８・・・ＬＳ
Ｉ、９・・・電極。

Claims (1)

    【特許請求の範囲】
  1. 　表面に信号層を有し、内層にグランド層および電源層
    を有するプリント配線板上に、前記信号層上に形成され
    た電極につながるリードを有するＬＳＩを搭載してなる
    パッケージ構造において、前記プリント配線板の該ＬＳ
    Ｉ搭載エリアを表面から前記グランド層または前記電源
    層まで削除したくぼみ部に前記ＬＳ工を搭載して構成し
    たことを特徴とするパッケージ構造。
JP63230324A 1988-09-13 1988-09-13 パッケージ構造 Pending JPH0277142A (ja)

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JP63230324A JPH0277142A (ja) 1988-09-13 1988-09-13 パッケージ構造

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JPH0277142A true JPH0277142A (ja) 1990-03-16

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JP63230324A Pending JPH0277142A (ja) 1988-09-13 1988-09-13 パッケージ構造

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JP (1) JPH0277142A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5525834A (en) * 1994-10-17 1996-06-11 W. L. Gore & Associates, Inc. Integrated circuit package
US5701032A (en) * 1994-10-17 1997-12-23 W. L. Gore & Associates, Inc. Integrated circuit package

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6424446A (en) * 1987-07-20 1989-01-26 Fujitsu Ltd Printed board and manufacture thereof

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