JPH0277163A - シリコン薄膜トランジスタアレイ - Google Patents
シリコン薄膜トランジスタアレイInfo
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- JPH0277163A JPH0277163A JP63229427A JP22942788A JPH0277163A JP H0277163 A JPH0277163 A JP H0277163A JP 63229427 A JP63229427 A JP 63229427A JP 22942788 A JP22942788 A JP 22942788A JP H0277163 A JPH0277163 A JP H0277163A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、アクティブマトリクス型液晶表示器等に利用
されるシリコン薄膜トランジスタアレイに関するもので
ある。 ［従来の技術］ アレイ状に形成されたシリコン薄膜トランジスタと、こ
のシリコン薄膜トランジスタのゲート電極同志を連結し
たゲート配線と、ソース電極同志を連結したソース配線
とからなるシリコン薄膜トランジスタアレイは、アクテ
ィブマトリクス型液晶表示器等に利用される。 第８図〜第１０図は、上記シリコン薄膜トランジスタア
レイをアクティブマトリクス型液晶表示器に用いたとき
の一例を示したものである。 以下、同図を用いて上記シリコン薄膜トランジスタアレ
イの製造方法を述べる。 なお、以下に述べる（ａ）、（ｂ）および（ｃ）は、第
１０図に示す（ａ）、（ｂ）および（ｃ）に対応するも
のである。 （ａ）絶縁性基板１上にＣｒ（クロム）を用いたゲート
電極２およびゲート配線９を形成する。 引続き窒化シリコンまたは酸化シリコンを用いたゲート
絶縁層３およびドナーあるいはアクセプタとなる不純物
を適量含んだ不純物シリコン層を堆積する。上記不純物
シリコン層を、例えばフォトレジストをマスクに用いて
ドライエツチング等を行い、一対の第１の不純物シリコ
ン層４を形成した後、上記マスクを剥離する。 （ｂ）希フッ酸溶液を用いて、上記ゲート絶縁層３およ
び第１の不純物シリコン層４の表面を適度にエツチング
し、上記表面を清浄にする。不純物をほとんど含まない
真性シリコン層および保護絶縁層を堆積し、これらを所
定の形状にパターニングして、上記一対の第１の不純物
シリコン層４を連結する真性シリコン層５および保護絶
縁層６を形成する。 （ｃ）ＩＴＯ（インジウム ティン オキサイド）を堆
積し、これを所定の形状にパターニングして、上記一対
の第１の不純物シリコン層４に接続されたソース電極７
およびドレイン電極８、さらにソース配線１０および表
示電極１３を形成する。 ところで、上記第１の不純物シリコン層４上のフォトレ
ジスト等を用いたマスクを剥離した後の上記ゲート絶縁
層３および第１の不純物シリコン層４の表面は、エツチ
ングによるダメージ、マスク材の付着、剥離液の付着等
により、極めて荒れた状態となっている。従って上記希
フッ酸溶液を用いた上記表面の清浄化は、上記製造工程
において欠くことのできないものである。 ［発明が解決しようとする課題］ 希フッ酸溶液の不純物シリコン層に対するエツチング性
は弱いものであるが、窒化シリコンまたは酸化シリコン
を用いたゲート絶縁層に対するエツチング性は枇較的強
いものであり、上記希フッ酸溶液を用いた表面の清浄化
の際に、ゲート絶縁層３はかなりエツチングされ、ゲー
ト絶縁層の膜厚は薄くなる。 第９図は、ゲート配線９とソース配線１０との交差部の
断面図であるが、上記配線間に形成されたゲート絶縁層
は、上記の理由により膜厚が薄くなるため、上記配線間
の絶縁不良が生じ易くなり、これが歩留りを低下させる
大きな原因となりでいた。 本発明は上記従来の課題に対してなされたものであり、
ゲート配線とソース配線間の絶縁不良を低減することを
目的としている。
されるシリコン薄膜トランジスタアレイに関するもので
ある。 ［従来の技術］ アレイ状に形成されたシリコン薄膜トランジスタと、こ
のシリコン薄膜トランジスタのゲート電極同志を連結し
たゲート配線と、ソース電極同志を連結したソース配線
とからなるシリコン薄膜トランジスタアレイは、アクテ
ィブマトリクス型液晶表示器等に利用される。 第８図〜第１０図は、上記シリコン薄膜トランジスタア
レイをアクティブマトリクス型液晶表示器に用いたとき
の一例を示したものである。 以下、同図を用いて上記シリコン薄膜トランジスタアレ
イの製造方法を述べる。 なお、以下に述べる（ａ）、（ｂ）および（ｃ）は、第
１０図に示す（ａ）、（ｂ）および（ｃ）に対応するも
のである。 （ａ）絶縁性基板１上にＣｒ（クロム）を用いたゲート
電極２およびゲート配線９を形成する。 引続き窒化シリコンまたは酸化シリコンを用いたゲート
絶縁層３およびドナーあるいはアクセプタとなる不純物
を適量含んだ不純物シリコン層を堆積する。上記不純物
シリコン層を、例えばフォトレジストをマスクに用いて
ドライエツチング等を行い、一対の第１の不純物シリコ
ン層４を形成した後、上記マスクを剥離する。 （ｂ）希フッ酸溶液を用いて、上記ゲート絶縁層３およ
び第１の不純物シリコン層４の表面を適度にエツチング
し、上記表面を清浄にする。不純物をほとんど含まない
真性シリコン層および保護絶縁層を堆積し、これらを所
定の形状にパターニングして、上記一対の第１の不純物
シリコン層４を連結する真性シリコン層５および保護絶
縁層６を形成する。 （ｃ）ＩＴＯ（インジウム ティン オキサイド）を堆
積し、これを所定の形状にパターニングして、上記一対
の第１の不純物シリコン層４に接続されたソース電極７
およびドレイン電極８、さらにソース配線１０および表
示電極１３を形成する。 ところで、上記第１の不純物シリコン層４上のフォトレ
ジスト等を用いたマスクを剥離した後の上記ゲート絶縁
層３および第１の不純物シリコン層４の表面は、エツチ
ングによるダメージ、マスク材の付着、剥離液の付着等
により、極めて荒れた状態となっている。従って上記希
フッ酸溶液を用いた上記表面の清浄化は、上記製造工程
において欠くことのできないものである。 ［発明が解決しようとする課題］ 希フッ酸溶液の不純物シリコン層に対するエツチング性
は弱いものであるが、窒化シリコンまたは酸化シリコン
を用いたゲート絶縁層に対するエツチング性は枇較的強
いものであり、上記希フッ酸溶液を用いた表面の清浄化
の際に、ゲート絶縁層３はかなりエツチングされ、ゲー
ト絶縁層の膜厚は薄くなる。 第９図は、ゲート配線９とソース配線１０との交差部の
断面図であるが、上記配線間に形成されたゲート絶縁層
は、上記の理由により膜厚が薄くなるため、上記配線間
の絶縁不良が生じ易くなり、これが歩留りを低下させる
大きな原因となりでいた。 本発明は上記従来の課題に対してなされたものであり、
ゲート配線とソース配線間の絶縁不良を低減することを
目的としている。
本発明は、絶縁性基板上にゲート電極が形成され、上記
ゲート電極を含む上記絶縁性基板上にゲート絶縁層が形
成され、上記ゲート絶縁層上に上記ゲート電極と端部が
オーバーラツプするように一対の第１の不純物シリコン
層が形成され、上記ゲート絶縁層および上記一対の第１
の不純物シリコン層上に上記一対の第１の不純物シリコ
ン層を連結するように真性シリコン層が形成され、上記
真性シリコン層上にこの真性シリコン層と同形に保護絶
縁層が形成され、上記一対の第１の不純物シリコン層に
ソース電極およびドレイン電極が接続されてなるシリコ
ン薄膜トランジスタをアレイ状に設けた薄膜トランジス
タアレイと、上記ゲート電極同志を連結するゲート配線
と、上記ソース電極同志を連結するソース配線と、少な
くとも上記ゲート配線と上記ソース配線との交差部に位
置するゲート絶縁層を覆うように第２の不純物シリコン
層を形成したことを特徴とするシリコン薄膜トランジス
タアレイにより、上記目的を達成するものである。 また、上記第２の不純物シリコン層は、上記ソース配線
のほぼ全域にわたってソース配線より幅広に形成しても
よい。 ［実施例］ 以下、図面に基いて本発明における実施例を説明する。 実施例１ 第１図、第２図および第３図は、本発明における第１の
実施例を示したものである。 同図において、１はガラス等を用いた絶縁性基板、２は
Ｃ「を用いたゲート電極、３は窒化シリコンまたは酸化
シリコンを用いたゲート絶縁層、４はこのゲート絶縁層
３上に形成され、ドナーあるいはアクセプタとなる不純
物を適量含んだ一対の第１の不純物シリコン層、５はこ
の一対の不純物シリコン層を連結するように形成された
真性シリコン層、６はこの真性シリコン層５上に真性シ
リコン層５と同形に形成された保護絶縁層、７および８
はＩＴＯを用い上記一対の第１の不純物シリコン層４に
接続されたソース電極およびドレイン電極、９はＣ「を
用い上記ゲート電極３と同時に形成され、ゲート電極３
を連結するゲート配線、１０はＩＴＯを用い上記ソース
電極７と同時に形成されソース電極を連結するソース配
線である。 １１は第２の不純物シリコン層であり、上記第１の不純
物シリコン層４と同時に形成され、上記ゲート配線９と
ソース配線１０との交差部に位置するゲート絶縁層３を
覆うように形成しである。１３はＩＴＯを用い上記ソー
ス電極７と同時に形成された表示電極である。 製造工程は上記従来例とほぼ同じであり、第２の不純物
シリコン１１を形成したことのみ異な−ｉている。従っ
て上記従来例に対し、マスクパターンの変更のみで形成
することができる。 本例では、上記第２の不純物シリコン層１ｊを形成した
ことにより、上記従来例で述べた希フッ酸溶液を用いた
表面の清浄化工程の際、上記第２の不純物シリコン層１
１下のゲート絶縁層３はエツチングされず膜厚が減少す
ることがない。しかも上記第２の不純物シリコン層は、
上記ゲート配線９とソース配線１０との交差部に位置す
るゲート絶縁層３を覆うように形成されているため、ゲ
ート配線９とソース配線１０との間で生じる絶縁不良は
大幅に減少する。 実施例２ 第４図および第５図は、本発明における第２の実施例を
示したものである。 本例では、上記第１の実施例における第２の不純物シリ
コン層１１を、ソース配線１０のほぼ全域にわたってソ
ース配線１０より幅広に形成したものであり、上記第１
の実施例と同様の効果を得ることがきる。 ところで、上記第１の実施例では、第２図に示されるよ
うに、ソース配線１０は第２の不純物シリコン層１１と
希フッ酸溶液のエツチングにより生じるゲート絶縁層３
との段差を横切る必要があり、上記段差でソース配線１
０の断線が発生し易い。 本例では、第５図に示すように、上記段差のうち希フッ
酸溶液のエツチングにより生じるゲート絶縁層３の段差
がなくなるため、上記段差でのソース配線１０の断線を
減少させることができる。 さらに本例では、第２の不純物シリコン層１１が光を吸
収し光漏れが減少するため、アクティブマトリクス型液
晶表示器に用いたとき、表示のコントラストが向上する
。 実施例３ 第６図および第７図は、本発明における第３の実施例を
示したものである。 本例は、第２の不純物シリコン層１１を、ゲート絶縁層
３上にほぼソース配線１０の全域にわたってソース配線
１０より幅広に形成し、しかもこの第２の不純物シリコ
ン層１１上に、ゲート配線９とソース配線１０との交差
部を覆うように、ソース配線１０下に真性シリコン層５
ａと保護絶縁層６ａのパターンを形成したものであり、
上記第２の実施例と同様な効果を得ることができる。 さらに本例では、ゲート配線９とソース配線１０の交差
部に、ゲート絶縁層３および第２の不純物シリコン層】
１の他に、真性シリコン層５ａおよび保護絶縁層６ａが
形成されているため、ゲート配線９とソース配線１０と
の間の絶縁不良を大幅に減少させることができる。 なお、上記真性シリコン層５ａおよび保護絶縁層６ａは
、真性シリコン層５および保護絶縁層６の形成と同時に
行えばよいため、本例に示したシリコン薄膜トランジス
タアレイは、上記第１および第２の実施例と同様に、上
記従来例に対してマスクパターンの変更のみで形成可能
である。 以上第１、第２および第３の実施例において、真性シリ
コン層と第１、および第２の不純物シリコン層には、非
晶質シリコン、多結晶シリコン等を用いることができる
。 ［発明の効果］ 本発明では、第２の不純物シリコン層を形成したことに
より、ゲート配線とソース配線との間で発生する絶縁不
良を大幅に低減することができる。 また第２の不純物シリコン層をほぼソース配線の全域に
わたってソース配線よりも幅広に形成したものでは、ソ
ース配線の断線を低減することができ、さらにアクティ
ブマトリクス型液晶表示器に用いたとき、表示のコント
ラストを向上させることができる。
ゲート電極を含む上記絶縁性基板上にゲート絶縁層が形
成され、上記ゲート絶縁層上に上記ゲート電極と端部が
オーバーラツプするように一対の第１の不純物シリコン
層が形成され、上記ゲート絶縁層および上記一対の第１
の不純物シリコン層上に上記一対の第１の不純物シリコ
ン層を連結するように真性シリコン層が形成され、上記
真性シリコン層上にこの真性シリコン層と同形に保護絶
縁層が形成され、上記一対の第１の不純物シリコン層に
ソース電極およびドレイン電極が接続されてなるシリコ
ン薄膜トランジスタをアレイ状に設けた薄膜トランジス
タアレイと、上記ゲート電極同志を連結するゲート配線
と、上記ソース電極同志を連結するソース配線と、少な
くとも上記ゲート配線と上記ソース配線との交差部に位
置するゲート絶縁層を覆うように第２の不純物シリコン
層を形成したことを特徴とするシリコン薄膜トランジス
タアレイにより、上記目的を達成するものである。 また、上記第２の不純物シリコン層は、上記ソース配線
のほぼ全域にわたってソース配線より幅広に形成しても
よい。 ［実施例］ 以下、図面に基いて本発明における実施例を説明する。 実施例１ 第１図、第２図および第３図は、本発明における第１の
実施例を示したものである。 同図において、１はガラス等を用いた絶縁性基板、２は
Ｃ「を用いたゲート電極、３は窒化シリコンまたは酸化
シリコンを用いたゲート絶縁層、４はこのゲート絶縁層
３上に形成され、ドナーあるいはアクセプタとなる不純
物を適量含んだ一対の第１の不純物シリコン層、５はこ
の一対の不純物シリコン層を連結するように形成された
真性シリコン層、６はこの真性シリコン層５上に真性シ
リコン層５と同形に形成された保護絶縁層、７および８
はＩＴＯを用い上記一対の第１の不純物シリコン層４に
接続されたソース電極およびドレイン電極、９はＣ「を
用い上記ゲート電極３と同時に形成され、ゲート電極３
を連結するゲート配線、１０はＩＴＯを用い上記ソース
電極７と同時に形成されソース電極を連結するソース配
線である。 １１は第２の不純物シリコン層であり、上記第１の不純
物シリコン層４と同時に形成され、上記ゲート配線９と
ソース配線１０との交差部に位置するゲート絶縁層３を
覆うように形成しである。１３はＩＴＯを用い上記ソー
ス電極７と同時に形成された表示電極である。 製造工程は上記従来例とほぼ同じであり、第２の不純物
シリコン１１を形成したことのみ異な−ｉている。従っ
て上記従来例に対し、マスクパターンの変更のみで形成
することができる。 本例では、上記第２の不純物シリコン層１ｊを形成した
ことにより、上記従来例で述べた希フッ酸溶液を用いた
表面の清浄化工程の際、上記第２の不純物シリコン層１
１下のゲート絶縁層３はエツチングされず膜厚が減少す
ることがない。しかも上記第２の不純物シリコン層は、
上記ゲート配線９とソース配線１０との交差部に位置す
るゲート絶縁層３を覆うように形成されているため、ゲ
ート配線９とソース配線１０との間で生じる絶縁不良は
大幅に減少する。 実施例２ 第４図および第５図は、本発明における第２の実施例を
示したものである。 本例では、上記第１の実施例における第２の不純物シリ
コン層１１を、ソース配線１０のほぼ全域にわたってソ
ース配線１０より幅広に形成したものであり、上記第１
の実施例と同様の効果を得ることがきる。 ところで、上記第１の実施例では、第２図に示されるよ
うに、ソース配線１０は第２の不純物シリコン層１１と
希フッ酸溶液のエツチングにより生じるゲート絶縁層３
との段差を横切る必要があり、上記段差でソース配線１
０の断線が発生し易い。 本例では、第５図に示すように、上記段差のうち希フッ
酸溶液のエツチングにより生じるゲート絶縁層３の段差
がなくなるため、上記段差でのソース配線１０の断線を
減少させることができる。 さらに本例では、第２の不純物シリコン層１１が光を吸
収し光漏れが減少するため、アクティブマトリクス型液
晶表示器に用いたとき、表示のコントラストが向上する
。 実施例３ 第６図および第７図は、本発明における第３の実施例を
示したものである。 本例は、第２の不純物シリコン層１１を、ゲート絶縁層
３上にほぼソース配線１０の全域にわたってソース配線
１０より幅広に形成し、しかもこの第２の不純物シリコ
ン層１１上に、ゲート配線９とソース配線１０との交差
部を覆うように、ソース配線１０下に真性シリコン層５
ａと保護絶縁層６ａのパターンを形成したものであり、
上記第２の実施例と同様な効果を得ることができる。 さらに本例では、ゲート配線９とソース配線１０の交差
部に、ゲート絶縁層３および第２の不純物シリコン層】
１の他に、真性シリコン層５ａおよび保護絶縁層６ａが
形成されているため、ゲート配線９とソース配線１０と
の間の絶縁不良を大幅に減少させることができる。 なお、上記真性シリコン層５ａおよび保護絶縁層６ａは
、真性シリコン層５および保護絶縁層６の形成と同時に
行えばよいため、本例に示したシリコン薄膜トランジス
タアレイは、上記第１および第２の実施例と同様に、上
記従来例に対してマスクパターンの変更のみで形成可能
である。 以上第１、第２および第３の実施例において、真性シリ
コン層と第１、および第２の不純物シリコン層には、非
晶質シリコン、多結晶シリコン等を用いることができる
。 ［発明の効果］ 本発明では、第２の不純物シリコン層を形成したことに
より、ゲート配線とソース配線との間で発生する絶縁不
良を大幅に低減することができる。 また第２の不純物シリコン層をほぼソース配線の全域に
わたってソース配線よりも幅広に形成したものでは、ソ
ース配線の断線を低減することができ、さらにアクティ
ブマトリクス型液晶表示器に用いたとき、表示のコント
ラストを向上させることができる。
第１図は本発明における第１の実施例を示した断面図、
第２図は第１図の■−■線における断面図、第３図は第
１図の■−■線における断面図、第４図は本発明におけ
る第２の実施例を示した断面図、第５図は第４図のｖ−
ｖ線における断面図、第６図は本発明における第３の実
施例を示した断面図、第７図は第６図の■−■線におけ
る断面図、第８図は従来例を示した平面図、第９図は第
８図のＩＸ−ＩＸ線における断面図、第１０図は第８図
のＸ−Ｘ線における断面図である。 １・・・絶縁性基板 ２・・・ゲート電極 ３・・・ゲート絶縁層 ４・・・第１の不純物シリコン層 ５・・・真性シリコン層 ６・・・保護絶縁層 ７・・・ソース電極 ８・・・ドレイン電極 ９・・・ゲート配線 １０・・・ソース配線 １１・・・第２の不純物シリコン中 量 上 出願人 株式会社 精 工 舎 日本プレシジョン・ サーキッッ 株式会社
第２図は第１図の■−■線における断面図、第３図は第
１図の■−■線における断面図、第４図は本発明におけ
る第２の実施例を示した断面図、第５図は第４図のｖ−
ｖ線における断面図、第６図は本発明における第３の実
施例を示した断面図、第７図は第６図の■−■線におけ
る断面図、第８図は従来例を示した平面図、第９図は第
８図のＩＸ−ＩＸ線における断面図、第１０図は第８図
のＸ−Ｘ線における断面図である。 １・・・絶縁性基板 ２・・・ゲート電極 ３・・・ゲート絶縁層 ４・・・第１の不純物シリコン層 ５・・・真性シリコン層 ６・・・保護絶縁層 ７・・・ソース電極 ８・・・ドレイン電極 ９・・・ゲート配線 １０・・・ソース配線 １１・・・第２の不純物シリコン中 量 上 出願人 株式会社 精 工 舎 日本プレシジョン・ サーキッッ 株式会社
Claims (2)
- （１）絶縁性基板上にゲート電極が形成され、上記ゲー
ト電極を含む上記絶縁性基板上にゲート絶縁層が形成さ
れ、上記ゲート絶縁層上に上記ゲート電極と端部がオー
バーラップするように一対の第１の不純物シリコン層が
形成され、上記ゲート絶縁層および上記一対の第１の不
純物シリコン層上に上記一対の第１の不純物シリコン層
を連結するように真性シリコン層が形成され、上記真性
シリコン層上にこの真性シリコン層と同形に保護絶縁層
が形成され、上記一対の第１の不純物シリコン層にソー
ス電極およびドレイン電極が接続されてなるシリコン薄
膜トランジスタをアレイ状に設けた薄膜トランジスタア
レイと、上記ゲート電極同志を連結するゲート配線と、
上記ソース電極同志を連結するソース配線と、少なくと
も上記ゲート配線と上記ソース配線との交差部に位置す
るゲート絶縁層を覆うように第２の不純物シリコン層を
形成したことを特徴とするシリコン薄膜トランジスタア
レイ。 - （２）請求項１記載のシリコン薄膜トランジスタアレイ
において、上記第２の不純物シリコン層は、上記ソース
配線のほぼ全域にわたってソース配線より幅広に形成し
たことを特徴とするシリコン薄膜トランジスタアレイ。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229427A JPH0277163A (ja) | 1988-09-13 | 1988-09-13 | シリコン薄膜トランジスタアレイ |
| GB8915530A GB2220792B (en) | 1988-07-13 | 1989-07-06 | Silicon thin film transistor and method for producing the same |
| US07/377,873 US5021850A (en) | 1988-07-13 | 1989-07-10 | Silicon thin film transistor |
| US07/494,037 US5071779A (en) | 1988-07-13 | 1990-03-15 | Method for producing a silicon thin film transistor |
| US07/564,806 US5121177A (en) | 1988-07-13 | 1990-08-08 | Silicon thin film transistor |
| US07/564,814 US5111261A (en) | 1988-07-13 | 1990-08-08 | Silicon thin film transistor with an intrinsic silicon active layer formed within the boundary defined by the edges of the gate electrode and the impurity containing silicon layer |
| US07/564,818 US5122849A (en) | 1988-07-13 | 1990-08-08 | Silicon thin film transistor |
| US07/564,816 US5121178A (en) | 1988-07-13 | 1990-08-08 | Silicon thin film transistor |
| SG16594A SG16594G (en) | 1988-07-13 | 1994-01-28 | Silicon thin transistor and method for producing the same. |
| HK45794A HK45794A (en) | 1988-07-13 | 1994-05-12 | Silicon thin film transistor and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229427A JPH0277163A (ja) | 1988-09-13 | 1988-09-13 | シリコン薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277163A true JPH0277163A (ja) | 1990-03-16 |
Family
ID=16892057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229427A Pending JPH0277163A (ja) | 1988-07-13 | 1988-09-13 | シリコン薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017163150A (ja) * | 2010-02-19 | 2017-09-14 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265756A (ja) * | 1986-05-14 | 1987-11-18 | Oki Electric Ind Co Ltd | 薄膜トランジスタマトリクス |
-
1988
- 1988-09-13 JP JP63229427A patent/JPH0277163A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265756A (ja) * | 1986-05-14 | 1987-11-18 | Oki Electric Ind Co Ltd | 薄膜トランジスタマトリクス |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017163150A (ja) * | 2010-02-19 | 2017-09-14 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
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