JPS6178166A - 薄膜トランジスタ−アレ−とその製造方法 - Google Patents
薄膜トランジスタ−アレ−とその製造方法Info
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- JPS6178166A JPS6178166A JP59200006A JP20000684A JPS6178166A JP S6178166 A JPS6178166 A JP S6178166A JP 59200006 A JP59200006 A JP 59200006A JP 20000684 A JP20000684 A JP 20000684A JP S6178166 A JPS6178166 A JP S6178166A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶表示用アクティブマトリックススイッチ
ングアレーとその製造方法に関するものである。
ングアレーとその製造方法に関するものである。
従来例の構成とその問題点
液晶表示用アクティブマトリックスアレーは、フラット
表示パネル、ポータプルＴ、 Ｖ、等の目的のために精
力的に開発され、市場に少しずつ出ようとしている。現
在アクティブ素子として、非晶質シリコン（以下ａ−３
ｉと略す）あるいはポリノリコン等が使用され１第１図
に示すように、ゲート電険２が下側にある逆スタツガ−
型薄膜トランジスター（以下Ｔ、Ｆ、Ｔと略す）と、第
２図に示すようにソース、ドレイン電極５が下側にある
スタ７ガー型ＴＰＴが開発されている。両タイプとも実
用化されつ・りあるが、スタッガー型ＴＰＴの液晶表示
用アクティブマトリックスアレーの断面図の一部の従来
例を第３図ａ、ｂに示し、その構成と欠点を以下に説明
する。
表示パネル、ポータプルＴ、 Ｖ、等の目的のために精
力的に開発され、市場に少しずつ出ようとしている。現
在アクティブ素子として、非晶質シリコン（以下ａ−３
ｉと略す）あるいはポリノリコン等が使用され１第１図
に示すように、ゲート電険２が下側にある逆スタツガ−
型薄膜トランジスター（以下Ｔ、Ｆ、Ｔと略す）と、第
２図に示すようにソース、ドレイン電極５が下側にある
スタ７ガー型ＴＰＴが開発されている。両タイプとも実
用化されつ・りあるが、スタッガー型ＴＰＴの液晶表示
用アクティブマトリックスアレーの断面図の一部の従来
例を第３図ａ、ｂに示し、その構成と欠点を以下に説明
する。
第３図ａ、ｂとも、透明絶縁基板１上にソース７１ｉ５
、ドレイン電極および絵素電極５′が形成キｔｔてち・
す、その上にａ−３工等の非晶質半導体４がアクティブ
層として、ゲート絶縁体層３としてのンリコンナイトラ
イド（以上ＳｉＮｘと略す）等がパターニング形成され
ている。さらにその上に、ゲート電極３が設けられ、表
示−絵素の等価回路（第４図）のスイッチング素子部６
を構成する。
、ドレイン電極および絵素電極５′が形成キｔｔてち・
す、その上にａ−３工等の非晶質半導体４がアクティブ
層として、ゲート絶縁体層３としてのンリコンナイトラ
イド（以上ＳｉＮｘと略す）等がパターニング形成され
ている。さらにその上に、ゲート電極３が設けられ、表
示−絵素の等価回路（第４図）のスイッチング素子部６
を構成する。
第３図ａ、ｂで示した従来例で、パターニングに必要な
マスクの枚数は、ゲート電極パターニング用、半導体層
および絶縁体層のパターニング用、さらにゲート電極パ
ターニング用と、最低でも４枚である。表示面積が拡大
化し、パターン精度が上がると、マスク枚数の増化は歩
留りの低下、パターンずれ等の問題が生じさせる。
マスクの枚数は、ゲート電極パターニング用、半導体層
および絶縁体層のパターニング用、さらにゲート電極パ
ターニング用と、最低でも４枚である。表示面積が拡大
化し、パターン精度が上がると、マスク枚数の増化は歩
留りの低下、パターンずれ等の問題が生じさせる。
発明の目的
発明の目的は、ＴＰＴスイノチノグアレーのマスク枚数
を減らして歩留りの向上をはかるための薄膜トランジス
ターアレーとその製造方法を提供するもの・である。
を減らして歩留りの向上をはかるための薄膜トランジス
ターアレーとその製造方法を提供するもの・である。
発明の構成
本発明の薄膜トランジスターアレーの構造とその製造方
法は、透明絶縁基板上にソース、ドレイン電極、非晶質
半導体層、絶縁体層、およびゲート電極を順に形成した
スタッガー型薄膜トランジスターアレーに関して、ゲー
ト電極と同一形状にゲート電極をマスクにして絶縁体層
と非晶質半導体層をパターニングする構造、製造法を提
供し、それによって、マスク枚数の低減下が出来１歩留
りの向上をはかることが可能となる。
法は、透明絶縁基板上にソース、ドレイン電極、非晶質
半導体層、絶縁体層、およびゲート電極を順に形成した
スタッガー型薄膜トランジスターアレーに関して、ゲー
ト電極と同一形状にゲート電極をマスクにして絶縁体層
と非晶質半導体層をパターニングする構造、製造法を提
供し、それによって、マスク枚数の低減下が出来１歩留
りの向上をはかることが可能となる。
実施例の説明
本発明の実施例の断面図を第６図ａ、ｂに平面図を第５
図Ｇに示す。絶縁基板上１にソース？１１．極５、゛
−ドレイン電極および絵素電極５′上に、ゲ
ート電極２と同一形状にゲート絶縁体層３と半導体層４
をパターニング形成した構成を有する。第５図ａはソー
ス、ドレイン電極上にｎ士卒導体層９を付けない場合で
あり第５図すはｎ＋層９を有する場合であ乙。その製造
工程を第６図＆−６で説明する。第１の工程で透明絶縁
基板１上にソース電極５、ドレイン絵素電極５′をパタ
ーニングする。第２の工程で、上記第１の工程で得られ
た基板上に、プラズマＣＶＤ法によりａ−３ｉ、ＳｉＮ
を真空を破らず連続的に形成す己。次に第３の工程
で、ゲート電（仮のだめのノタルを蒸着した断面図を第
６図ａに示す。さらに第３の工程で、ゲートパターン用
のレジスト８をフォトレジストで形成し、それをマスク
にして。
図Ｇに示す。絶縁基板上１にソース？１１．極５、゛
−ドレイン電極および絵素電極５′上に、ゲ
ート電極２と同一形状にゲート絶縁体層３と半導体層４
をパターニング形成した構成を有する。第５図ａはソー
ス、ドレイン電極上にｎ士卒導体層９を付けない場合で
あり第５図すはｎ＋層９を有する場合であ乙。その製造
工程を第６図＆−６で説明する。第１の工程で透明絶縁
基板１上にソース電極５、ドレイン絵素電極５′をパタ
ーニングする。第２の工程で、上記第１の工程で得られ
た基板上に、プラズマＣＶＤ法によりａ−３ｉ、ＳｉＮ
を真空を破らず連続的に形成す己。次に第３の工程
で、ゲート電（仮のだめのノタルを蒸着した断面図を第
６図ａに示す。さらに第３の工程で、ゲートパターン用
のレジスト８をフォトレジストで形成し、それをマスク
にして。
第６図すの様に、ゲート電極２を形成する。最終の第４
の工程では、第３の工程でパターニングしたレジスト８
とゲート’ｌ極２をマスクにして。
の工程では、第３の工程でパターニングしたレジスト８
とゲート’ｌ極２をマスクにして。
５ｌＮｘ層３およびａ−５１層４を１ノチ／グする。
レジストを除去して、第５図ａ、ｃに示すような液晶表
示用ＴＦＴマトリックススイッチングアレーを形成する
。
示用ＴＦＴマトリックススイッチングアレーを形成する
。
ソース、ドレ・ｆン′屯琢上にｎ＋半導体層を形成する
第５図すの構造を有するＴＰＴの製造方法を以下に説明
する。
第５図すの構造を有するＴＰＴの製造方法を以下に説明
する。
第６図ｄに示すようにソース、トンイン電極用金民をス
パッターあるいは蒸着により形成した基板上に、ｐ−ｃ
ｖｐ法により１半導体層を成膜する。
パッターあるいは蒸着により形成した基板上に、ｐ−ｃ
ｖｐ法により１半導体層を成膜する。
次に第６図ｅに示すように、通常のフォトリソグラフィ
を用いでｎ＋層ｅ、および蒸着金属９を所定の形状にパ
ターニングする。第６図Ｃの基板を用いて１第６図ａ、
ｂ、ｃの工程を経て、第５図すの構造を有するＴＰＴア
レーを形成する。
を用いでｎ＋層ｅ、および蒸着金属９を所定の形状にパ
ターニングする。第６図Ｃの基板を用いて１第６図ａ、
ｂ、ｃの工程を経て、第５図すの構造を有するＴＰＴア
レーを形成する。
ＴＰＴ構造の一例として１表１の様な構成を考える。
表１
各層の選択エツチングに対し、Ｃｒのエッチャントは、
ＳｉＮｘを陵しよくしないし、Ｓ工Ｎｘのエッチャント
のＢ）ｆＦ（ＩＦ液とＮＨ，Ｆの混液）Ｋ対し、Ｃｒは
上にレジストを残したままだと問題ない。さらに＞−３
ｉのエツチノグをＮａＯＨを使用すれば、 ｎ＋１−
ｓｉも同時にエツチング出来しかもＩＴＯを含め、他の
各層をおかさずに、バターニングできる。したがって、
ソースドレイン電極をパターニングするマスクと、ゲー
ト電極をパターニングするマスクの２枚で透過型液晶表
示用ＴＰＴスイ、テングマレーを構成することが出来る
。
ＳｉＮｘを陵しよくしないし、Ｓ工Ｎｘのエッチャント
のＢ）ｆＦ（ＩＦ液とＮＨ，Ｆの混液）Ｋ対し、Ｃｒは
上にレジストを残したままだと問題ない。さらに＞−３
ｉのエツチノグをＮａＯＨを使用すれば、 ｎ＋１−
ｓｉも同時にエツチング出来しかもＩＴＯを含め、他の
各層をおかさずに、バターニングできる。したがって、
ソースドレイン電極をパターニングするマスクと、ゲー
ト電極をパターニングするマスクの２枚で透過型液晶表
示用ＴＰＴスイ、テングマレーを構成することが出来る
。
発明の効果
第５図ａ、ｂに示すような、ゲート電極２をマスクにし
てゲート１Ｔ：、極と同一形状にゲート絶縁体層３と非
晶質半導体２をバターニングしたＴＰＴ構成をとれば、
フォトレジストによるバターニングエパにおいて、マス
クが２枚に減少できるという効果をもつことになる。こ
れＫより、ＴＦＴアレーの欠陥が減り歩留りの向上が出
来る。
てゲート１Ｔ：、極と同一形状にゲート絶縁体層３と非
晶質半導体２をバターニングしたＴＰＴ構成をとれば、
フォトレジストによるバターニングエパにおいて、マス
クが２枚に減少できるという効果をもつことになる。こ
れＫより、ＴＦＴアレーの欠陥が減り歩留りの向上が出
来る。
第１図は、ゲート電極が下側にある逆スタツガ−型ＴＰ
Ｔの断面１２、第２図、第３図＆、ｂは、ゲート電極が
上側にある従来のスタッガー型ＴＰＴの断面図、第４図
は液晶表示用ＴＰＴマトリックススイッチングアレーの
一絵素の等価回路図、第５図へは本発明によるＴＰＴマ
トリックススイッチングアレーの一絵素分の断面図、第
５図すは第５図＆でソースドレイン電極上にｎ＋半導体
層を有する場合の断面図、第５図Ｃは第５図ａ、ｂの平
面図、第６図ａ、ｂ、ｃは本発明の第６図ａのＴＰＴア
レーを製造する工程口、第６図ｄ、ｅは第６図すのため
に付加される工程図である。 １・・・・透明絶縁基板、２・・・・・ゲート電極、３
・・・ゲート絶縁体層、４・・・・非晶質半導体層、５
・・・・・ソースＴＬ葎、ｓ’ ・・・・・ドレインお
よび絵素電画。 ６・・・・・液晶表示用ＴＰＴスイッチング部、７・・
・・・液晶表示用絵素部、８・・・・・ゲート電極をバ
ターニングするためのレジスト、９・・・・ソース、ド
レインｍｆｆ１上に形成したｎ＋半導体層である。 代理人の氏名 弁理士 中 尾 赦 男 ほか１８筒１
図 案 ４ 図 升峨］ 第 ５ 図 第 ６ 図 ？ 第６図
Ｔの断面１２、第２図、第３図＆、ｂは、ゲート電極が
上側にある従来のスタッガー型ＴＰＴの断面図、第４図
は液晶表示用ＴＰＴマトリックススイッチングアレーの
一絵素の等価回路図、第５図へは本発明によるＴＰＴマ
トリックススイッチングアレーの一絵素分の断面図、第
５図すは第５図＆でソースドレイン電極上にｎ＋半導体
層を有する場合の断面図、第５図Ｃは第５図ａ、ｂの平
面図、第６図ａ、ｂ、ｃは本発明の第６図ａのＴＰＴア
レーを製造する工程口、第６図ｄ、ｅは第６図すのため
に付加される工程図である。 １・・・・透明絶縁基板、２・・・・・ゲート電極、３
・・・ゲート絶縁体層、４・・・・非晶質半導体層、５
・・・・・ソースＴＬ葎、ｓ’ ・・・・・ドレインお
よび絵素電画。 ６・・・・・液晶表示用ＴＰＴスイッチング部、７・・
・・・液晶表示用絵素部、８・・・・・ゲート電極をバ
ターニングするためのレジスト、９・・・・ソース、ド
レインｍｆｆ１上に形成したｎ＋半導体層である。 代理人の氏名 弁理士 中 尾 赦 男 ほか１８筒１
図 案 ４ 図 升峨］ 第 ５ 図 第 ６ 図 ？ 第６図
Claims (4)
- （１）透明絶縁基板上に、ソース、ドレイン電極、非晶
質半導体層、絶縁体層、およびゲート電極を順に形成し
たスタッガー型薄膜トランジスターアレーに関して、前
記ゲート電極と同一形状に絶縁体層と非晶質半導体層が
パターニングされた構造を有すること特徴とする薄膜ト
ランジスターアレー。 - （２）透明絶縁基板上のソース、ドレイン電極上にｎ＾
＋非晶質半導体層が、ソース、ドレイン電極と同一形状
にパターニングされた構造を特徴とする特許請求の範囲
第１項記載の薄膜トランジスターアレー。 - （３）透明絶縁基板上にソース、ドレイン電極を形成す
る第１の工程、プラズマＣＶＤ法で非晶質半導体層、絶
縁体層を真空を破らず連続して成膜する第２の工程、前
記第２の工程で準備された基板上にゲート電極を蒸着、
パターニングする第３の工程、最後に前記第３の工程で
パターニングしたゲート電極をマスクにして、絶縁体層
、非晶質半導体層をゲート電極と同一形状にパターニン
グする第４の工程を含むことを特徴とする薄膜トランジ
スターアレーの製造方法。 - （４）透明絶縁基板上に、ソース、ドレイン電極金属を
スパッターあるいは蒸着で付け、その上にｎ＾＋非晶質
シリコンをプラズマＣＶＤ法で成膜し、通常のフォトリ
ソグラフィを用いて、所定の形状にｎ＾＋非晶質シリコ
ン、蒸着金属をエッチングパターニング形成する第１の
工程を含む、特許請求の範囲第３項記載の薄膜トランジ
スターアレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200006A JPS6178166A (ja) | 1984-09-25 | 1984-09-25 | 薄膜トランジスタ−アレ−とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200006A JPS6178166A (ja) | 1984-09-25 | 1984-09-25 | 薄膜トランジスタ−アレ−とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178166A true JPS6178166A (ja) | 1986-04-21 |
Family
ID=16417223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200006A Pending JPS6178166A (ja) | 1984-09-25 | 1984-09-25 | 薄膜トランジスタ−アレ−とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178166A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446982A (en) * | 1987-08-17 | 1989-02-21 | Casio Computer Co Ltd | Manufacture of thin-film transistor |
| JPH01253964A (ja) * | 1988-04-01 | 1989-10-11 | Nec Corp | 薄膜電界効果型トランジスタ素子アレイとその製造方法 |
| US5691782A (en) * | 1994-07-08 | 1997-11-25 | Sanyo Electric Co., Ltd. | Liquid-crystal display with inter-line short-circuit preventive function and process for producing same |
| KR100268299B1 (ko) * | 1996-09-06 | 2000-10-16 | 구본준 | Iop 구조를 가진 스태거형 박막트랜지스터 |
| JP2007036247A (ja) * | 2005-07-28 | 2007-02-08 | Palo Alto Research Center Inc | 電気コンポーネントの製造方法および電気コンポーネント構造 |
| JP2007150240A (ja) * | 2005-11-29 | 2007-06-14 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ及びその製造方法、薄膜トランジスタを備えたアレイ基板及びその製造方法 |
| US8497494B2 (en) * | 2006-11-24 | 2013-07-30 | Lg Display Co., Ltd. | Thin film transistor and array substrate for liquid crystal display device comprising organic insulating material |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114458A (ja) * | 1981-12-23 | 1983-07-07 | フラスワ・モリン | 絶縁基板上の薄膜トランジスタの製造方法 |
| JPS59232385A (ja) * | 1983-06-15 | 1984-12-27 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
-
1984
- 1984-09-25 JP JP59200006A patent/JPS6178166A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114458A (ja) * | 1981-12-23 | 1983-07-07 | フラスワ・モリン | 絶縁基板上の薄膜トランジスタの製造方法 |
| JPS59232385A (ja) * | 1983-06-15 | 1984-12-27 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446982A (en) * | 1987-08-17 | 1989-02-21 | Casio Computer Co Ltd | Manufacture of thin-film transistor |
| JPH01253964A (ja) * | 1988-04-01 | 1989-10-11 | Nec Corp | 薄膜電界効果型トランジスタ素子アレイとその製造方法 |
| US5691782A (en) * | 1994-07-08 | 1997-11-25 | Sanyo Electric Co., Ltd. | Liquid-crystal display with inter-line short-circuit preventive function and process for producing same |
| KR100268299B1 (ko) * | 1996-09-06 | 2000-10-16 | 구본준 | Iop 구조를 가진 스태거형 박막트랜지스터 |
| JP2007036247A (ja) * | 2005-07-28 | 2007-02-08 | Palo Alto Research Center Inc | 電気コンポーネントの製造方法および電気コンポーネント構造 |
| JP2007150240A (ja) * | 2005-11-29 | 2007-06-14 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ及びその製造方法、薄膜トランジスタを備えたアレイ基板及びその製造方法 |
| US8716696B2 (en) | 2005-11-29 | 2014-05-06 | Lg Display Co., Ltd. | Organic semiconductor thin film transistor and method of fabricating the same |
| US9178169B2 (en) | 2005-11-29 | 2015-11-03 | Lg Display Co., Ltd. | Organic semiconductor thin film transistor and method of fabricating the same |
| US9496511B2 (en) | 2005-11-29 | 2016-11-15 | Lg Display Co., Ltd. | Organic semiconductor thin film transistor and method of fabricating the same |
| US8497494B2 (en) * | 2006-11-24 | 2013-07-30 | Lg Display Co., Ltd. | Thin film transistor and array substrate for liquid crystal display device comprising organic insulating material |
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