JPH0278097A - Ｍｉｓメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＭＩＳメモリ回路に関する。

一般ニ、一対のコモンデータ線を介し′Ｃ書き込み及び
読み出しカを行われるような絶縁ゲート型トランジスタ
メモリ回路（以下単にＭＩＳメモリ回路と称する。）に
おいては、沓き込み時に生じたコモンデータ線の電位状
態（第１の電位状態）を読み出し時に必要な電位状態（
第２の電位状態）に移行させる必要があり、その時間を
短かくするためにデータｉ′ｇ１位設定回路が用いられ
ている。

このようなデータ線電位設定回路を用（・たＭＩＳメモ
リ回路について第１図に従って説明する。

同図において、１はメモリ・セルＭＳ、、〜ＭＳｍｎｋ
ｍ行ｎ列に配列したメモリマトリックスである。

２は前記メモリマトリックスの各行を行アドレス信号Ｗ
、〜Ｗ１１１にて選択する行選択アドレスデコーダであ
る。３は各列に配列された一対のデジット線（Ｄ。、、
Ｄ、、）　〜（Ｄｏｎ、Ｄ、ｎ）を共通のコモンデータ
線ＣＤ０〜ＣＤ、に接続するためのカラムゲート手段で
あり、各列に対して一対のカラムゲートスイッチング素
子（Ｑｓ　、Ｑａ　）〜（Ｑ、’。

Ｑ、°）を有する。４は前記一対のカラムゲートスイッ
チング素子（Ｑｓ、Ｑａ）〜（Ｑａ’　、Ｑｅ“）をカ
ラムゲート信号ＣＬ、〜ＣＬ　　にて選択する列選択ア
ドレスデコーダである。５は各列の一対のデジット線（
Ｄｏ＋、Ｄ＋＋　）〜（ＤＩ）ｎ＋　ＤＩｎ）Ｋ電流を
供給する負荷手段であり、各列において一対のＭＩ　Ｓ
　Ｆ’ＥＴ　（Ｑｙ　＝　Ｑａ　　）〜（Ｑ、’　、　
Ｑ、’　）からｒｘル。６はＣ８ＸＭ号、　ＷＥ　Ｄ信
号、　ＷＥ’（Ｎ号によって制御さｔ、入出力端子Ｉ１
０からの書き込みデータケ増幅して前記一対のコモンデ
ータ線に伝送するたぬの書き込み回路である。７は−］ Ｃ８Ｘ信号、ＷＥ倍信号ＷＥ　　信号によって制御され
、コモンデータ線ＣＤ、、ＣＤ、に読み出されたデータ
を増幅して入出力端子Ｉ１０に伝送する読み出し回路で
ある。８は一対のコモンデータ線に接続されたデータ心
電位設定回路であり、コモンデータ線ＣＤ、とバイアス
ＡＶ。Ｃとの間にＭＩＳＦＥＴＱｏ°＋Ｑｏが接続され
、かつコモンデータＭｅ　Ｄ、　とバイアス源Ｖ。Ｃと
の間にＭＩＳＦＥＴＱ＋ｏ″＋にＬｏ　が接続された回
路構成をしており、−ｍ−） 前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ９．ＱａａはＷＥ倍信
号て制御されている。なお、各メモリ・セルはＭＳ、、
。

ＭＳ　　　に示すように交叉接続されたＭ　Ｉ　Ｓ　Ｆ
　Ｅ［ｎｎ Ｔ　Ｑｓ　１Ｑａ　（Ｑｓ’　、Ｑ、４°）と、その交
叉接続点Ａ。

Ｂ　（ｉ　、　Ｂ’　＞とデジット線Ｄｏｔ　ｌ　Ｄ、
、　（１）、）ｎ　ｌＤ、ｎ）との間に接続され、かつ
行アドレス信号Ｗ。

〜Ｗ　が印加されるＭＩＳＦＥＴＱ＋　、Ｑｔ　（Ｑ＋
’。

＋１１ Ｑ、“）と、バイアス源Ｖ。Ｃと前記交叉接続点Ａ。

Ｂ（Ａ′、Ｂｏ）との間に接続された負荷素子Ｒ１゜Ｒ
，（Ｒ，’　、　Ｉｔ２°）とによって構成さｎており
、一方の交叉接点に高レベル（以下、Ｈレベルト称する
。、）が、他方の交叉接続点に低レベル（以下、Ｌレベ
ルと称する。）が生ずるようにスタテック的にデータを
記憶、保持する機能を有する。また、吉ぎ込み回路６は
第２図に示すようにＭＩＳＦＥＴ　Ｑｎｔ　、Ｑ４３　
、（Ｌｅ　、Ｑｓ。、Ｑ、６よりなるプッシュプル増幅
段と、前記プッシュプル増幅手段と一対のコモンデータ
線ＣＤＩ、、ＣＤ、の間に接続されたＭＩ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ４２’　、Ｑ４Ｇ’　とよりなる伝送手段と、
ＭＩ　Ｓ　Ｆ　ＥＴＱ４４　、Ｑ−ｓ　、Ｑｎｔ　、Ｑ
ａｔ　、Ｑｎｔよりなる第１のインバータ波形整形手段
と、ＭＩＳＦＥＴＱ４鳴ｒ　Ｑ４？　＋　ＣＪ６３　ｒ
　Ｑ５ａ　＋　Ｑｓａよりなる第２インバータ波形手段
と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑａａ−Ｑ５１１　。

（Ｊｓｅよりなる入力バッファ手段によって構成され、
前記伝送手段なＷし信号で、前記プツシ−プル増幅手段
をＷＥＤ信号で、また前記第１および第２インバータ波
形整形手段及び入力バッファ手段をＣ５Ｘ信号で各々制
御することにより、入出力端子からの書き込みデータを
増幅して一対のコモンデータ線ＣＤ、、ＣＤ、に印加す
る。

なお、前記コモンデータ線に伝送させる僅き込みデータ
のレベルはバイアス源■。、が４，５ｖの時、−万が３
．８■のｎ　Ｈ＋＋レベルであり、他方が０３Ｍ　Ｌ″
レベルある。また、前記ＭＩＳＦＥＴＱ４４〜Ｑ４１１
はデプレッション型であり、他はエンファンスメント型
である。

さらに、前記読み出し回路７は第３図に示すようにＭＩ
　Ｓ　Ｆ　ＥＴＱａｏ　、Ｑｎｔ　、Ｑｑｔ　、Ｑｔ１
１よりなる＠１の差動増幅手段と、ＭＩＳＦＥＴＱ、、
。

Ｑａｓ　＋　Ｑｔｌｌよりなる第１の差動増幅手段駆動
用コントロール手段と、　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
６４　、Ｑａｓ　、Ｑｔｙ。

Ｑｙａ　＊　（ＪＩＧ　＋　Ｑａｏよりなる第２の差動
増幅手段と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑａａ　＝　Ｑ
ａｔ　−Ｑｎｔ　　よりなる第２０差動増幅駆動用レベ
ルコントロール手段と、ＭＩＳＦ　ＥＴＱａｏ　、Ｑ８
４　、Ｑａｓ　、Ｑａｓ　−Ｑａｓ　　よりなる第１の
プッシュプル増幅手段と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
ｓａ　。

Ｑ丁ｏ　ｅ　Ｑ　ａ、＊　Ｑ　７１　よりなるＷＪ２の
プッシュプル増幅手段と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
ｅｏ　、ＱａよりなるＴＴＬ信号レベル駆動インバータ
手段と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱａｏ＊Ｑａｅ°より
なるトライステート手段とによって構成さｎており、第
１．２の差動増幅手段及び第１．２の差動増幅手段駆動
用のレベルコントロール手段なＣ３Ｉ信号で、ＦＫ　１
　＋　２のプノシュプフ ル増幅手段をＷＥ　　信号で、トライステート手段４Ｗ
Ｅ、（ｌで各々制御することにより、コモンデータ線Ｃ
Ｄｏ、ｃＤｌに読み出されたデータを増幅して入出力端
子に取り出す。

なお、第１の差動増幅段に印加する信号の最適レベルは
、バイアス源Ｖｃｏを４．５ｖとした場合、−万が３．
　Ｂ　ｙ　（ｒ）　パＨ”　ｖへｔｖテアＱ、他方カ３
．５Ｖのｎ　Ｌ　ｎレベルであり、そのレベル差は０．
３Ｖ′程度である。ブた、上記ＭＩＳＦＥＴＱａ。〜Ｑ
？＋はデプレッション型であり、その他のＭＩＳＦＥＴ
はエンファンスメント型テある。

上記構成よりなる第１図のＭＩＳメモリ回路において、
メモリセルＭ　Ｓ　、、にデータを書き込み、その直後
同一チノブ内のメモリセルＭＳ　　　から１ｎ データを読み出す場合を例にとり、一対のコモンデータ
線ＣＤｏ、ＣＤ、の書き込み時の電位状態（第１の電位
状態）が読み出し時に必要な電位状態（第２の電位状態
）にいかに移行されるかを第４図のタイミングチャート
を参照し説明する、なお、同図において、Ｃ８信号、Ｗ
Ｅ倍信号ＡＩ倍信号Ｄｉｎ／ＤｏＵｒはＩＣチップ外部
から印加されたものであり、その他の信号はＩＣチップ
内部で形成されたものである。

タイミングｔ、において、Ｃ８信号がｌ　Ｌ　１１レベ
ルになることによって、テア１選択状態となり、外部か
らのアドレス信号Ａｉが１行及び列選択アドレスデコー
ダに印加される。それによってメモリセルＭＳ１１が選
択され、デジット線り。、、Ｄ、。

がカラムゲートスイッチング素子Ｑ、、Ｑ、を介して一
対のコモンデータ線ＣＤ０．ＣＤ、　　に接続される。

またＭＩ　５ＦＥＴＱ、、Ｑ、　　も（ＪＮＬ、ている
から交叉接続点Ａ、Ｂは前記一対のデジット線り。、、
Ｄ、、に接続される。

タイミングｔ２において、ＷＥ’　信号がＩＩ　Ｌ“１
−２δルのため、第２図の書き込み回路６はＷＥＤ信号
がｌｌＨ″レベルに、Ｃ８Ｘ信号がｌ’　Ｈ″レベルに
なっているためプツシ−プル増幅手段、第１゜２のイン
バータ波形整形手段及び入力バッファ手段は各々動作し
ており、それによって入出力端子から印加された書き込
みデータＤｉＮを増幅して一対のコモンデータ線ＣＤ０
．ＣＤ、に伝送する。

今、ＤｉＮを”Ｈ”レベルとすると、前記コモンデータ
線ＣＤｏの電位はＶＣＤＯは約３．８ｖの″Ｈ″レベル
（ｖＩＨ）になり、前記コモンデータ線ＣＤ、の電位ｖ
ｃｎｔは約０．３　Ｖの１°Ｌ″レベル（Ｖｚｔ、）に
なる。このＶＩ　Ｉ（＋　ＭＩ　Ｌのレベルが第１の電
位状態を示している。

前記一対のコモンデータ線ＣＤｏ、ＣＤ、の第１の電位
状態ｖｔｔｉ　ｌ　ＶＩＬはカラムスイッチング手段Ｑ
、、Ｑ、及び一対のデジット線Ｄ０．．Ｄ、。

及びＭＩＳＦＥＴＱ、、Ｑ、を介してメモリセルＭ　Ｓ
１１の交叉接続点Ａ、Ｂにも伝送される、今、メモリセ
ルＭＳＩＩの負荷手段ＭＩＳＦＥＴＱ、、Ｑ、及び負荷
抵抗素子几３．Ｒ７の電流駆違ζ力は書き込み回路６の
プツシ−プル増幅手段の電流駆動能力よりも小さいので
、前記交叉接続点Ａ、ＢのレベルはＶＩＨＩＶＩＬとな
る。また、この時点においては、コモンデータ線ＣＤ０
゜ＣＤ、に存在する寄生容ｉｃｏ、Ｃ１にも前記ｖＩＨ
１ｖＩＬが蓄積される。なお、複数の一対のデジット線
（ＤｏＩ、Ｄ、Ｉ）〜（Ｄｏｎ、Ｄｌｎ）に対してコモ
ンデータ線ＣＤ０．ＣＤ、を共通に使用しているため、
その線長は長いものとなっており、そのため前記寄生容
ｔｃｏ　、Ｃ，は非常に大きい。

タイミングｔ３において、書き込み回路６の伝送手段に
ＷＥ’信号のＬ°“レベルが印加されるため、コモンデ
ータ線ＣＤ、、ＣＤ、は書き込み回路６から電気的に切
り離されるけれども、前記答址Ｃ６，Ｃ１によってその
レベルは第１の電位状態に保持されている。

この時点において、負荷手段Ｑ？　＋　Ｑ８　、及び負
荷抵抗素子Ｒ，、Ｒ，は上記書き込み回路６のプツシ−
プル増幅手段に制約されずに、交叉接続点Ａ、Ｂにバイ
アスを供給することが可能となる。

また、ＷＥ’が＋ｌ　Ｈｎレベルになることによってデ
ータ線電位設定回路８も動作を開始する。

上記データ線電位設定回路８のうちＭ　Ｉ　Ｓ　Ｆ　Ｅ
ＴＱｏ’　、Ｑｏはコモンデータ線ＣＤ０ＩＪ′−Ｖｌ
Ｈであるため、そのゲート−ソース間の電位差がしきい
値電圧（約０．７　Ｖ　）以下なので各々ｏｆｆしてい
る。

又ＭＩＳＦＥＴＱ、、’　、Ｑ＋。はコモンデータ線Ｃ
Ｄ。

がＶＩＬであるためそのゲート−ソース間の電位差がし
きい値電位（約０．７　Ｖ　）以上なので各々ｏｎする
。それによって、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　Ｑ＋ｏ’　。

Ｑ＋ｏを介して容１ｔ　ＣＩに電荷を充電し、コモンデ
ー　タ線ＣＤ、のレベルを徐々に立上げろ。

また一方メモリセルＭ８３．の交叉接続点Ａは上記■ｌ
Ｌから負荷手段Ｑ７、ＭＩＳＦＥＴＱ、、Ｑ。

で決定されるレベノペ　Ｖ２Ｈになるようにし動作する
。また交叉接続点Ｂは書き込み時のＶ２Ｈのままである
。

また、メモリセルＭ　Ｓ　Ｉｔの負荷手段Ｑ、、Ｑ。

の電流駆動能力は前記データ線電位設定回路８のそれよ
りも大きいので、コモンデータ線のレベルはメモリセル
Ｍ　Ｓ１１の交叉接続点Ａ、Ｂで決定されるレベルに固
定される。それによって、第４図にてＴ、で示す期間に
コモンデータ線ＣＤ、のレベルＶＣＤＩはＶＩＬからＶ
Ｚｔ、コモンデータ線ＣＤｏのレベルは■□□から実質
的に同電位のＶ２Ｈとなり、そのレベル差は約０．３Ｖ
程度となる。

上記コモンデータ線のレベル差が０．３Ｖ程度となった
時点でアドレス信号Ａｉを切り換えて次のメモリセルＭ
Ｓｍｎを選択するようにすればよいのであるが、実際は
弱干遅れ、タイミングｔ、で切り換えられる。タイミン
グｔ４かもタイミングｔ、までは、コモンデータ′ｆｊ
ＩＣＤｏ、ＣＤ、のレベルはそれぞれ第２の電位状態に
保持されている。

タイミングｔ、において、アドレス信号Ａ１が切り換わ
ると、メモリセルＭＳｍｎが選択され、それによってコ
モンデータ線ＣＤｏ、ＣＤ、がカラムゲートスイッチン
グ素子Ｑ、’、Ｑ、″　を介して一対のデジット線Ｄ　
６　ｎ＋　Ｄｌ　Ｈの方に接続される。今、メモリセル
ＭＳｍｎの交叉接続黒人“には負荷手段Ｑｑ”　　、Ｍ
ＩＳＦＥＴＱ、’　、Ｑ３’によって決定された電位Ｖ
２Ｈが、またＢｏには負荷手段Ｑａ’　　、ＭＩＳＦＥ
ＴＱ、’　、Ｑ４°によって決定された電位Ｖ２Ｌが存
在しており、メモリセルＭＳｌｌに書き込んだデータと
は逆のデータが記憶保持されている。したがってメモリ
セルＭＳｍｎはコモンデータ線ＣＤ０．ＣＤ、のレベル
を■２□。

ＶＺｔからＶＺｔ・Ｖ２Ｈに逆転させる。

タイミングｔ、において、コモンデータ線ＣＤｏ、ＣＤ
、にメモリセルＭ　Ｓｍ　ｎのデータを読み出しに必要
な電位状態Ｖ２ＬＩ　Ｖ２Ｏ３すなわちＶＺｔ、が３．
５　■ｒ　■２　Ｈが３．８となった時、読み出し回路
７でコモンデータ線ＣＤ、　、　ＣＤ、のレベル差θ、
３Ｖを最適の状態で増幅して入出力端子Ｉ１０から読み
出しデータＩ）ｏｕｒを読み出す。この場合、読み出し
データＤ。ＵＴはＬ”レベルである。なお、タイミング
ｔ６において、読み出し回路７はＣ８Ｘ信号が°“Ｈ″
レベルＷＥ、信号がＬ”レベルとなっているため動作可
能となっている。

以上、第１図のＭＩＳメモリ回路の動作を説明したが、
同図において、データ線電位設定回路８を用いることに
よって、ライドリカバリー時間を短かくすることができ
る。しかしながら、現状においては、さらに上記ライド
リカバリー時間を短かくすることが市場において要求さ
れてきており、その仕様を満足する必要が生じている。

したがって、本発明の目的は第２の電位状態のレベル差
をさらに急速に得ることができるデータ線電位設定回路
を提供することにある。

また、本発明の目的は第２の電位状態のレベル差を第２
の電位状態により近い位置で得ることができるデータ線
電位設定回路を提供することにある。

さらにまた、本発明の目的は一対のデータ線の電位状態
が第２の電位状態付近になると電流供給をしないデータ
線電位設定回路を得ることにある。

さらにまた、本発明の目的は一対のデータ線の電位状態
が第２の電位状態付近になると第２の電位状態付近にそ
のレベルをクランプすることができるデータ線電位設定
回路を提供することにある。

本発明の基本的な構成要件は特許請求の範囲に記載され
た通りであるが、以下実施例に従って本発明の詳細な説
明する。

第５図には、本発明に係るデータ線電位設定回路９を用
いたＭＩＳメモリ回路が示されているが、データ線電位
設定回路８のかわりに本発明に係るデータ線電位設定回
路９を用い、かつライドリカバリー信号発生回路１０を
追加した点板外は第１図に示すＭ　Ｉ　８回路とその構
成は同じである。第１図と共通する部分には同じ番号、
及び同じ記号を用いた。またこれら共通する部分の説明
はすでに上述したので、ここでは省略する。

なお、第５図において、読み出し回路７°は第１図のＭ
ＩＳメモリ回路に用いられている読み出し回路７と回路
構成は同じであるが、後述するように第１の差動増幅手
段に印加される読み出しレペｈ　”　Ｈ”レベル、ｌＬ
　″レベルカ従来ノ場合ヨり低い値である。（例えば、
バイアス源が４．５Ｖ（’）　場合’　Ｈ”レベル　ｎ
　Ｌ　Ｎレベルの最適値は２．８Ｖ　、　２．５Ｖテア
ル。） また、各メモリセルの各交叉接続点は記憶状態で読み出
しの最適レベルに一致した方が”□せ゛°レベル、他方
がｎＬルベルでアル。

上記第５図において、本発明に係るデータ線電位設定回
路９はコモンデータ線間に接続されたＭＩＳＦＥＴＱ、
、よりなるスイッチング手段９°と、バイアス源ＶＣＣ
と各コモンデータ線間に接続されたＭＩＳＦ’ＥＴＱ、
、Ｑ、。よりなる電流供給手段９゛と、デプレッション
型ＭＩＳＦ”ＥＴＱ、、。

Ｑ１０とエンファンスメント型ＭＩＳＦ’ＥＴＱ、、〜
Ｑ２０よりなるクランプ手段９″′とで構成されている
。

ライドリカバリー信号発生回路１０は第７図のタイミン
グチャート図に示されたＣ８Ａ、及びＷＥＤ信号によっ
て制御されることＫより、第１のライドリカバリー信号
φＷＲＩ、及び第２のライドリカバリー信号φｗｕ□を
発生する。

上記スイッチング手段９°は上記第１のライドリカバリ
ー信号φｗｔｔｔによって制御され、そのＭＩＳＦＥＴ
Ｑ、、は非飽和領域で動作する。

上記電流供給手段９′は上記第２のライドリカバリー信
号φＷＲ２によって制御され、ＭＩＳＦＥ　ＴＱｏ　、
Ｑ＋ｏは飽和領域で動作する。

上記クランプ手段９″′において、ＭＩＳＦＥＴＱ＋８
は第７図のタイミングチャート図に示すＷＥ倍信号よっ
て、ＭＩＳＦＥＴＱ＋９はＣ８Ａ。

信号によって各々制御されており、ＭＩＳＦＥＴＱ２゜
はバイアス源ＶＣＣに接続されているため、ＭＩＳＦＥ
ＴＱ、、〜Ｑ、。からなる手段はバイアス源ＶＣＣをレ
ベル変換し、その電圧をＭＩＳＦＥ’ｒＱ６　　＊　Ｑ
１０に印加する。Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑｓｓ　ｔ
−Ｑ１４は各々前記ＷＥ″信号によって制御されている
。

そのためＭＩＳＦＥＴＱＩ８．Ｑ１５．Ｑ８．からなる
手段及びＭ　Ｉ　ＳＦ　Ｅ　ＴＱ＋２　、Ｑ１４　、Ｑ
＋ａからなる手段は各々コモンデータ線ＣＤ、、ＣＤ、
を第２の電位状態のＶ２Ｌ　ｌ　■２Ｈの中間レベルに
する。

なお、第６図には、上記ライドリカバリー信号発生回路
１０の具体的な回路図が示されている。

同図において、Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑｔｌ−Ｑ２
？はデプレッション型ＭＩＳＦＥＴであり、ＭＩＳＦＥ
ＴＱｔｓ−Ｑ４１及びＱ２＋１’　＋　Ｑ３０’は各々
ｘ、７フアンスメント型ＭＩＳＦ’ＥＴである。

ＭＩＳＦＥＴＱ２．、Ｑ、、は第１のインバータであり
、その入力にＷＥＤ信号が印加され、出力はＰ、である
。Ｍ　ＩＳＦ　ＥＴＱ４９’　、Ｑ２２　、Ｑ１０は第
２のインバータであり、その入力にはＰｌが印加され、
出力はＰｔである。

なお、ＭＩＳＦＥＴＱ２ｏ“にはＣ８Ａ、をＭＩＳＦ　
ＥＴＱｔｓ　、Ｑ３４でイア）＜−トした信号Ｐｓが印
加されている。ＭＩＳＦＥＴＱ３０’　、Ｑｔｓ、Ｑｓ
。

は第３のインバータであり、その入力にはＰ２が印加さ
れ、出力はＰ、である。

なお、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　ｏ　’にはＣ
８Ａ、をＭ　ＩＳ”Ｅ　ＴＱ２５　、Ｑ３４でインバー
トした信号Ｐ、が印加されている。

ＭＩＳＦＥＴＱ２４．Ｑ、、は第４のインバータであり
、その入力は前記Ｐ、の信号とＣ８Ａ、信号を受けるＭ
ＩＳＦＥＴＱ３．の出力とによって決定され、その出力
はＰ４であり、第２のライトリカバリー信号φＷＲ２の
出力端子に接続されている。

なお、前記Ｐ４はＷＥＤ信号を受けるＭＩＳＦＥＴＣ８
，によっても制御されている。

ＭＩＳＦＥＴＣ２，、Ｑ、、は第１の遅延手段であり、
その人力にはＰ、が印加され、その出力はＰ。

である。

ＭＩ８ＦＥＴＱ、６．Ｑ、、、は第２の遅延手段であり
、ＭＩＳＦＥＴＣ３，には前記Ｐ６が、Ｍ　Ｉ　Ｓ　Ｆ
’ＥＴＱ３７にはＰ３の信号が各々印加され、その出力
はＰ、である。前記Ｐ、はＷＥＤ信号を受けるＭＩＳＦ
ＥＴＱ！８によっても制御されているっＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｃ１７，Ｑｓｓは第５のインバータであり、
その入力としてＰ７を受け、出力はＰ８である。

ＭＩＳＦＥＴＣ４゜、Ｃ４，及び容量ＣＢはブーストラ
ップ手段であり、１ｌＩｓＦＥＴＱ４＋にはＰ８が印加
される。また、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｃ４０のゲー
トーノース間にはブーストランプ用の容量ＣＢが接続さ
れており、一方の電荷にはＰ、が、他方の電極に）’！
、ＭＩＳＦＥＴＱ、、を介してアースレベルが、あるい
はＭ工５ＦＥＴＱ４ｏを介して■ｃｃが印加される。そ
して、容量ＣＢの一方の電極から第１のライドリカバリ
ー信号φＷＲＩが取り出されている、 上記ライドリカバリー信号発生回路１０の動作を簡単に
説明する。

まず、Ｃ８Ａ、が＋＋　）（ｎレベル、ＷＥＤ；／１″
−Ｉ＋　）（ｎレベルにある時には、Ｐ、が”Ｌ″ｎレ
ベルＰ２がオープン状態、Ｐ３がＬ”レベル、ｐ、カ″
Ｉ、　Ｉ＋レベルとなるため、第２のライドリカバリー
信号はＬ”レベルとなっており、またＰｏが″Ｈルベル
、Ｐ７がＩＩ　Ｌ　ｎレベル、Ｐ、が“ｌ　ｌ（ｎレベ
ル、Ｐｏが”Ｌ”レベルとなっているため第１のライド
リカバリー信号も°°Ｌ″レベルとなっている。

次に、Ｃ８Ａｌが１ＩＬｎレベルに、ＷＥＤが＋＋　Ｈ
ｎレベルにある時には、Ｐ、は”Ｌ″ｎレベルＰ２が”
　Ｈ”　ＶへＡｌ、Ｐ、が″ＬＬルベル、Ｐ４がｎ　Ｌ
　Ｉ＋レベルとなるため第２のライドリカバリー信号φ
ＷＲ２は１Ｌ″レベルである。また、Ｐ６カ；　ｎ　Ｈ
ｎレベル、Ｐ、がｎ　Ｌ　ｎレベル、Ｐ、が”Ｈ″ｎレ
ベルＰ９が”Ｉ、　Ｉ＋レベルにあるため第１のライド
リカバリー信号φＷＲＩ　も゛Ｌ″レベルである。

さらに、Ｃ８Ａ、が、”Ｌ”レベル、ＷＥＤが゛Ｌ″レ
ベルになった時には、Ｐｌが”Ｈ“レベル、Ｐ、がＬ　
’レベル、Ｐ、がＨ”レベル、Ｐ４が″Ｌ″レベルとな
るがＷＥＤ信号が第１゜２．３のインバータによって遅
延されるためＰ４のレベルは初期においては″Ｈｌルベ
ルとなっており、＠２のライドリカバリー信号φＷＲ２
が約ＶＣＣのレベルを発生する。

Ｐ、のレベルが“）ｌ　１１レベルとなった時Ｐ４のレ
ベルはＬ”レベルとされるため、その時点において第２
のライドリカバリーφＷＲ２信号はＩＩ　Ｌ”レベルに
かえる。すなわち、ＷＥＤが″Ｌルベルとなった時点で
第２のライドリカバリー信号φＷＲ２はワンショットの
″Ｈ″レベルを発生することになる。

上記Ｐ、がまだ“Ｌ゛レベルある時、ＰｏはＨ”レベル
、Ｐ、は”ＨルベルにあルーＰ８はＰ、をうけて”Ｌ”
レベルになるが、その時間は少し遅れるからＭＩＳＦＥ
ＴＱ３Ｉｌ、容量ＣＢ、ＭＩＳＦＥＴＣ４，を介して電
流が流れ、前記容量ＣＢに電荷が供給される。

次いで、Ｐ、が完全に°°Ｌ°゛レベルとなった時ＭＩ
ＳＦＥＴＱ４．がｏｆｆするためＰ、のレベルがＶＣＣ
となる。それによって容量ＣＢはブーストラップされ、
一方の電極に約２・■ｃｃ−ｖｔｈの高い″Ｈ″レベル
を第１のライドリカバリー信号φＷＲＩ　として発生す
る。

次に、前記Ｐ、のレベルが完全に”）（Ｉ＋レベルとな
ることによって、Ｐｏが°ｌ　Ｉ、　Ｉ＋レベル、Ｐ。

カＨＬ　Ｉ＋レベルとなるため、第１のライドリカバリ
ー信号φＷａ□はＩＴ　Ｌ　Ｉ＋レレベニナル。

したがって、第１のライドリカバリー信号φＷＲ１はＷ
ＥＤ信号がｌｌＬ″レベルとなった時点からワンショッ
トの′Ｈ“レベルを出すことになる。

以上、第５図のＭＩ８メモリ回路における本発井に係わ
るデータ線電位設定回路９及びライ）　ＩＪカバリー信
号発生回路１０の構成につき説明したが、次に本発明に
係わるデータ線電位設定回路９を用いた場合、書き込み
時の第１の電位状態が、読み出し時に必要な第２の電位
状態にいかに速く移行されるか、その動作説明を第７図
のタイミングチャート図を参照して説明する。

なお、第５図のＭＩＳメモリ回路では、まずメモリセル
ＭＳＩＩにＤｌＮの°°Ｈ“レベルを書き込み、その直
後同一チップ内のメモリセルＭＳｍｎからＤＯＵＴとし
てＩＩ　Ｌ″レベル読み出すものとする。

そのため、第１図のＭ　Ｉ　Ｓメモリ回路と条件は同じ
であるので第７図のタイミングチャート図において、タ
イミングｔ、から説明することにする。

なお、第７図において、Ｃ８信号、ＷＥ倍信号Ａｉ倍信
号及びＤ　Ｉ　Ｎ　／　Ｄ　ＯＵ　Ｔは各々ＩＣチップ
外部から取り込んだ信号、あるいは外部に取り出す信号
を示しており、その他の信号はＩＣチップ内部で形成さ
れたものである。

タイミングｔ、において、ＷＥ’信号が゛Ｌ″レベルに
なることによって書き込み回路６がコモンデータ線ＣＤ
ｏ、ＣＤ、から電気的に切り離される。しかしながら、
コモンデータ線ＣＤｏ。

ＣＤ、の容量Ｃ８，Ｃ１には各々書き込み時の電位状態
、すなわちＶＩＨｌｖｌＬが存在することとなる。

この時点において、Ｃ８Ａ２．ＷＥＤ信号が共に″Ｌ″
レベルとなっているから、ライドリカバリー信号発生回
路１０から約バイアス源ｖｃｃの電位を有する（第７図
において、■φＷＲ２で示している。）第２のライドリ
カバリー信号φＷＲ２及び約２・Ｖｃｃ　　ｖｔｈの電
圧を有する（第７図において、ＶφＷＲ工で示している
。）第１のライドリカバリー信号φＷＲ□を各々発生す
る。

それによって、まずスイッチング手段９゛のＮ１１８Ｆ
ＥＴＱ、、はコモンデータ線ｃＤｏ、ＣＤ。

を電気的に接続するため、容量Ｃ６の電荷はＭＩ８　Ｆ
　Ｅ　Ｔ　Ｑｕを介して容量ＣＩに放電され、互いに電
荷分散を生ずる。それによってコモンデータ１ｉ１ｃＤ
ｏのレベルは下がり、コモンデータ線ＣＤ。

のレベル（工上がる。なお、この立上がりと立下がりは
ほぼ同程度の特性で行なわれている。

また、ＭＩＳＦＥＴＱ、、は第４のライドリカバリー信
号φＷＲＩが２’ｖｃｃ−ｖｔｈ、約８．３■となって
いるため、第１２図に示すＭＩＳＦ’ＥＴの出力電圧−
出力電流特性においてＺＩで示す非飽和領域で動作して
〜、・るため、°その動作抵抗は非常に小さいものとな
って（・る。

したがって、上記コモンデータ線ｃＤ０のレベルの立下
りと、コモンデータ線ＣＤ、のレベルの立下りが急峻な
ものとなっており、コモンデータ線ＣＤｏ、ＣＤ、は第
１の電位状態から第２の電位状態付近に高速に近づく。

また、電流供給手段９′には第２のライドリカバリー信
号φＷＲ２が印加されるため、Ｍ　Ｉ　Ｓ　ＦＥＴＱ、
。はＯＮし、ＭＩＳＦＥＴＱｏはコモンデータ線ＣＤ０
が３．８■のＶＩＨにあるためｏｆｆｌ。

ている。ＭＩＳＦＥＴＱ、０から容量ＣＩに対して′Ｍ
、荷が供給されているから、スイッチング手段９°ニヨ
るコモンデータ？ｖｊｃＤ、に対するレベルの立上げを
助けることになる。

よって、第２の電位状態のレベル差がその分だけ早く得
られる。

したがって、タイミングｔ、においては、コモンデータ
線ＣＤｏ、ＣＤ、は第１の電位状態■ＩＨＩＶ１Ｌから
第２の電位状態付近のｖ２□　１Ｖ２Ｌ′となり、（こ
の第２の電位状態においてはＶ２Ｈ’ＩＶ２Ｌ゛とも従
来の場合に比べて低い値となる。）そのレベル差も約０
．３　Ｖ程度となっている。

この時点で第１のライドリカバリー信号及び第２のライ
ドリカバリー信号φＷＲ工、φＷＲ２を６各ｎ　Ｌ　１
１レベルとすれば理想的であるが、弱干遅れてｎ　Ｌ　
１１レベルとなるため、タイミングｔ６までに上記電流
供給手段９′によってＶ２Ｌ゛をＶ２Ｌ’に％　Ｖ２Ｈ
’　をＶ２Ｈ’ｌｃ’する。

タイミングｔ！になった時点からクランプ手段９″′が
実質的に動作を開始し始める。すなわち、クランプ手段
９″はＷＥ’の信号をインバートしたＷＥ’信号が０Ｈ
″レベル、Ｃ８Ａ２信号が”Ｈ”レベルとなる時点です
でに動作しているのであるが、電流供給手段９′よりも
電流駆動能力が低いためである。

このクランプ手段９″によってコモンデータ線ＣＤｏ、
ＣＤ、の■２１（’１Ｖ２Ｌ′をＶ２Ｈ＋　ｖ２Ｌによ
り近い状態■２Ｈ″、■２Ｌ″′にもってい（。

すなわち、クランプ手段９″はコモンデータ線ＣＤｏ、
ＣＤ、のレベルを第２の電位状態Ｖ２ＨＩＶ２Ｌの中間
のレベルＶ０付近にバイアスし、そのレベルにクランプ
するように働く。

したがって、もし第１，２のライドリカバリー信号φＷ
ＲＩ　ｌφＷＲ２が第２の電位状態のレベル差０．３Ｖ
が得られる以前に“ｌ　Ｌ　＋”レベルとなってもその
レベルをクランプ手段９″′にあって保償し、０．３Ｖ
までもっていくこともできる。

タイミングｔ６でアドレス信号Ａｉを切り換えることに
よってメモリセルＭＳｍｎが選択される。

メモリセルＭＳｍｎはその交叉接続点Ａ°に負荷手段Ｑ
７°　、ＭＩ　５ＦＥＴＱ＋　’　、Ｑｓ　　で決定さ
れる電位Ｖ２Ｈが、交叉接続点Ｂ゛に負荷手段Ｑ　ｓ　
’　＋、　Ｍ　Ｉ　ＳＦ　Ｅ　Ｔ　Ｑ　ｔ　’　、　Ｑ
　４′で決定される電位Ｖ２Ｌが各々記憶保持されてい
る。

したがって、コモンデータ線ＣＤ０．ＣＤ、と全く逆の
状態になっている。

コモンデータ線ＣＤｏ、ＣＤＩのｖ２Ｈ″′、ｖ２ＬＩ
Ｉ〆をメモリセルＭＳｍｎでＶ２．しＶ２Ｌとし、かつ
それを反転させてＶ２ＬＩＶ２１１とする。

ナオ、上記Ｖ２Ｈ”’　ｌ　ｖ２Ｌ″’ハ■２Ｈ＋　■
２Ｌ　トはぼ等しくなっているからメモリセルＭＳｍｎ
においてのレベル修正は第１図のＭ　Ｉ　Ｓメモリ回路
のそれよりも早い。

タイミングｔ７において、コモンデータ線ｃＤｏ。

ＣＤ、にメモリセルＭＳｍｎの読み出しデータとしてＶ
２Ｌｌ　ｖ２Ｈが得られているので、読み出し回路７°
にて増幅し、入出力端子Ｉ１０から読み出しデータとし
て″Ｌ’レベルのＤｏＵＴを出力する。

なお、本発明の読み出し回路では、例えばバイアス源ｖ
ｃｃを４．５ｖとした場合、Ｖ２Ｌ　Ｉ　Ｖ２Ｈとして
それぞれ２．５Ｖ、２．８Ｖが得られるので、読み出し
回路からのＴＴＬ論理レベル出力が容易に得られる。

以上本発明に係わるデータ線電位設定回路９を用いたＭ
　Ｉ　Ｓメモリ回路の動作を説明したが、以下の理由に
より、本発明の目的を達成することができる。

１）コモンデータ線間にスイッチング手段９゛を接続し
、前記スイッチング手段９′を介して一方のコモンデー
タ線の容量の電荷を他方のコモンデータ線の容量に放電
させるようにしたため、一方のコモンデータ線のレベル
の立下げと立上げとによって両者のレベル差を近づけて
いる。（従来の回路によれば、他方のコモンデータ線に
対するレベルの立上げのみを行なうことによって両コモ
ンデータ線のレベルを近づけている。）また、スイッチ
ング手段９°は第１のライドリカバリー信号φＷＲＩ　
によってそのゲートに２・ｖｃｃ−Ｖｔｈの電位が印加
されているため非飽和で動作しており、その動作抵抗も
小さいため、上記立上りと立下りが急峻なものとなって
いる。さらに、電流供給手段９′によって他方のコモン
データ線の容量に’！［荷を供給しているため他方のコ
モンデータ線のレベルの立上りがスイッチング手段９°
のそれとあいまって速くなり、結果として両コモンデー
タ線間のレベルがその分だけ早く近づくことになる。

以上のことから、従来のデータ線電位設定回路よりも速
く第２の電位状態時のレベル差を得ることができる。

２）コモンデータ線間にスイッチング手段９°を接続し
、前記スイッチング手段９°を介して一方のコモンデー
タ線の容量の電荷を他方のコモンデータ線の容量に放電
させるようにし、かつスイッチ手段９“を非飽和で動作
させるようにしたため、一方のコモンデータ線の立下り
特性と他方のコモンデータ線の立上り特性とをほぼ同一
とすることができ、結果として第２の電位状態時のレベ
ル差がほぼ第２の電位状態付近で得られる。

このため、メモリセルで第２の電位状態にする時間を短
かくすることができる。

３）スイッチング手段９゛、及び電流供給手段９′はコ
モンデータ線間のレベルが第２の電位状態付近になると
第１，２のライドリカバリー信号φＷＲＩＴφ１．Ｒ２
が”　Ｌ”　レベルトナルｆ、：−メ、動作していす、
コモンデータ線のレベルは第２の電位状態よりさらに高
いレベルまで上がることはない。

４）スイッチング手段９゛及び電流供給手段９″が第２
の電位状態以上にコモンデータ線のレベルを上げて動作
を停止した後、前記レベルを・、Ｌ２の電位状態付近ま
で下げるクランプ手段９″′を有するようにしたため、
メモリセル自身でそのレベルを下げる必要はなくなり、
結果として第２の電位状態を得るので早くなる。

本発明の他の実施例として、第８図〜第１０図に示すデ
ータ線電位設定回路が考えられる。

第８図（ａｌ〜（ｆｌに示す実施例はスイッチング手段
９゛及び電流供給手段９″のみを用いてデータ線電位設
定回路を構成したものである。

第８図（ａ）のデータ線電位設定回路は第５図のデモ、
線電位設定回路９からクランプ手段９″′を除いたもの
であるが、クランプ手段９　を用いな（ても、上記１）
〜３）の理由により第１図の従来のデータ線電位設定回
路よりも急速に第２の電位状態を得ることができる。

第８図（′ｂ）のデータ線電位設定回路は電流供給手段
に接続するバイアス源の値を第２の電位状態のＶ２Ｈの
レベルがＶ２Ｌのレベル、あるいはその中間のレベルに
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのしきい値電圧（約０、７　Ｖ
　）を加えたものとほぼ等しくしたものである。なお、
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｏ　、Ｑ　＋。はエンファ
ンスメント型ＭＩＳＦＥＴであり、かつ飽和領域で動作
しているものとすると、コモンデータ線のレベルは第２
の電位状態以上には上がらない。したがって、この場合
にはクランプ手段９″′を用いなくてもよい。

第８図（Ｃ１のデータ線電位設定回路はスイッチ手段９
°　と電流供給手段９″′とに第１のライ）　ＩＪカバ
リ−信号φＷＲＩ　を印加するようにしたものであり、
電流供給手段９゛のＭＩＳＦＥＴＱ（ｌ。

ＱＩＯを非飽和領遮で動作させることにより、−方のコ
モンデータ線に対する充電をスイッチング手段９“とと
もに急速に行なうようにしたものである。

第８図（ｄｌのデータ線電位設定回路は第８図（Ｃ１の
データ線電位設定回路のバイアス源をＶＣＣｌとしたも
のであり、Ｖｃｃ′の値は第２の電位状態のｖ２Ｈのレ
ベル、Ｖ２Ｌのレベルか、あるいはその中間のレベルと
ほぼ等しくしたものであり、コモンデータ線のレベルが
第２の電位状態のレベル以上に上がらないようにしたも
のであり、この回路の場合もクランプ手段９″′も特に
用いなくてもよい。

第８図（ｅｌのデータ線電位設定回路は電流手段９′の
バイアス源を第１あるいは第２のライドリカバリー信号
φＷＲ工、φＷＲ２としたものであり、この場合も第８
図（ａｌ〜（ｄ）と同等の効果が得られる。

第８図（ｆ）のデータ線電位設定回路は電流手段９′を
常時動作させるようにしたものであるが、この場合もス
イッチング手段９°の作用により従汽のデータ線電位設
定回路よりは第２の電位状態を得るのが速い。ただし、
この回路の場合、電流供給手段の駆動能力はデータ線を
第１の電位状態とする回路手段（例えば書き込み回路６
）よりも小さ（する必要がある。

上記第８図（Ｃ）　、　（ｄ）のデータ線電位設定回路
に用いられているバイアス源■ＣＣ’　ｌ　ｖｃｃ′は
例えば第１１図に示すようなＭＩＳＦＥＴＱ、３〜ＱＱ
？で構成された電位変換回路を用いて得ることができる
。

第９図に示すデータ線電位設定回路はスイッチング手段
９°、電流供給手段９′、クランプ手段９″からなる場
合の他の実施例であり、スイッチング手段９°、及び電
流供給手段９゛を第８図（Ｃ）の回路としたものであり
、実質的に第５図に示すデータ線電位設定回路と同等の
効果を得ることができる。また、この種の組合せにおい
て、第８図（ｂｌ　、　（ｄ）　、及び（ｅｌの回路に
クランプ手段を付加してデータ線電位設定回路を構成す
ることも当然考え得る。

第１０図に示すデータ線電位設定回路は、スイッチング
手段９゛、とクランプ手段９′のみで構成するようにし
たものであり、この場合、第７図で示すＴ２°の期間、
電流供給手段９°によってデータ線の電位レベルが不所
望に上がるのを防止できる。

なお、上記スイッチング手段９°はＭＩＳＦＥＴが用い
られているが、バイポーラ型のトランジスタテモよい。

またコモンデータ線間に形成される素子の数も１個に限
定されず、複数の論理回路を有するものであってもよい
。

上記電流供給手段９′はエンファンスメント型のＭ　Ｉ
　８　Ｆ　Ｅ　Ｔで構成されているがデプレツシコン型
を用いてもよい。さらに、ＭＩＳｌｉ”ＥＴ以外のバイ
ポーラトランジスタ、ダイオード、抵抗等の電流供給手
段であってもよい。またノ（イアス源とデータ線の間に
複数の素子を接続したものを含み得る。

さらに、上記クランプ手段９″は、第５図に示すものに
限定されず、同一機能をもつ種々の変形、回路が考えら
れる。

【図面の簡単な説明】

第１図はデータ線電位設定回路を用いた概略ＭＩｓメモ
リ回路図、第２図はＭＩＳメモリ回路に用いられている
書き込み回路図、第３図はＭＩＳメそり回路に用いられ
ている読み出し回路図、第４図は第１図のＭＩＳメモリ
回路のタイミングチャート図、第５図は本発明に係るデ
ータ線電位設定回路を用いた概略ＭＩＳメモリ回路図、
第６図はライ）　ＩＪカバリ−信号発生回路図、ｍ７図
は第５図のＭＩＳメモリ回路のタイミングチャート図、
第８図１ａｌｌｔ）ｌｌｃｌｌｄｌｅｌｆｌ　、第９図
、及び第１０図は本発明の他の実施例によるデータ線電
位設定回路図、第１１図は電圧変換回路図、第１２図は
ＭＩＳＦＥＴの出力電圧（Ｖ　　）−出力電流（Ｉ、３
）特性ｌｌ を示す特性図である。 １・・・メモリマトリックス、２・・・行選択アドレス
デコーダ、３・・・カラムゲート手段、４・・・列選択
アドレスデコーダ、５・・・負荷手段、６・・・書き込
み回路、７″、７・・・読み出し回路、８・・・従来の
データ線電位設定回路、９・・・本発明に係るデータ線
電位設定回路、１０・・・ライドリカバリー信号発生回
路、１１・・・電位変換回路。 第　　４　　図 第８図 ’９　　　　　　ｇｔ 第１１図 １−一一一一二一一」 第１２図 ＤＳ

Claims (1)

1. 【特許請求の範囲】 １、ゲート・ドレインが交差接続された一対のＭＩＳＦ
   ＥＴと、上記一対のＭＩＳＦＥＴのドレインに接続され
   た一対の負荷素子と、上記一対のＭＩＳＦＥＴのドレイ
   ンに結合されたデータ入出力用の一対のＭＩＳＦＥＴと
   からなるメモリセルの複数個と、 一対のデータ線と、 回路の電源電圧を受けかかる電源電圧よりも低い値のバ
   イアス電圧を形成するバイアス回路と、上記バイアス回
   路の出力と上記一対のデータ線との間に設けられた一対
   のスイッチング手段とを少なくとも備えてなる電位設定
   回路と、 上記複数のメモリセルのうちの選択のメモリセルからの
   データ読み出しに先立ち上記一対のスイッチング手段を
   一時的にオン状態にさせるタイミング信号を形成するタ
   イミング信号形成回路と、を備えてなり、上記電位設定
   回路は、選択のメモリセルからのデータ読み出しによっ
   て上記一対のデータ線の一方に与えられる高電位と他方
   に与えられる低電位との間の中間電位を、上記スイッチ
   ング手段がオン状態とされたとき上記一対のデータ線に
   与えるようにされてなる、 ことを特徴とするＭＩＳメモリ回路。 ２、上記電位設定回路は、上記一対のデータ線間に設け
   られ上記一対のスイッチング手段と同期してスイッチ制
   御されるスイッチング手段を備えてなることを特徴とす
   る特許請求の範囲第１項記載のＭＩＳメモリ回路。