JPS6256599B2 - - Google Patents

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JPS6256599B2
JPS6256599B2 JP54086927A JP8692779A JPS6256599B2 JP S6256599 B2 JPS6256599 B2 JP S6256599B2 JP 54086927 A JP54086927 A JP 54086927A JP 8692779 A JP8692779 A JP 8692779A JP S6256599 B2 JPS6256599 B2 JP S6256599B2
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Hitachi Ltd
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Publication of JPS6256599B2 publication Critical patent/JPS6256599B2/ja
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】 本発明は、互いに異なる電位を保持する一対の
データ線の電位状態を、第１の電位状態から第２
の電位状態に移行させるデータ線電位設定回路及
びそれを用いたMISメモリ回路に関する。
一般に、一対のコモンデータ線を介して書き込
み及び読み出しが行われるような絶縁ゲート型ト
ランジスタメモリ回路（以下単にMISメモリ回路
と称する。）においては、書き込み時に生じたコ
モンデータ線の電位状態（第１の電位状態）を読
み出し時に必要な電位状態（第２の電位状態）に
移行させる必要があり、その時間を短かくするた
めにデータ線電位設定回路が用いられている。
このようなデータ線電位設定回路を用いたMIS
メモリ回路について第１図に従つて説明する。
同図において、１はメモリ・セルMS11〜MSno
をｍ行ｎ列に配列したメモリマトリツクスであ
る。２はメモリマトリツクスの各行を行アドレス
信号W1〜Ｗnにて選択する行選択アドレスデコー
ダである。３は各列に配列された一対のデジツト
線D01，D11〜Ｄpo，Ｄ1oを共通のコモンデータ線
CD0〜CD1に接続するためのカラムゲート手段で
あり、各列に対して一対のカラムゲートスイツチ
ング素子Q5，Q6〜Q5′，Q6′を有する。４は前記
一対のカラムゲートスイツチング素子Q5，Q6〜
Q5′，Q6′をカラムゲート信号CL1〜CLoにて選択
する列選択アドレスデコーダである。５は各列の
一対のデジツト線D01，D11〜Ｄ0o，Ｄ1oに電流を
供給する負荷手段であり、各列において一対の
MISFETQ7，Q8〜Q7′，Q8′からなる。６はCSX
信号、WED信号、WE′信号によつて制御され、
入出力端子Ｉ／Ｏからの書き込みデータを増幅し
て前記一対のコモンデータ線に伝送するための書
き込み回路である。７はCSX信号、WE信号、
″信号によつて制御され、コモンデータ線
CD0，CD1に読み出されたデータを増幅して入出
力端子Ｉ／Ｏに伝送する読み出し回路である。８
は一対のコモンデータ線に接続されたデータ線電
位設定回路であり、コモンデータ線CD0とバイア
ス源ＶCCとの間にMISFETQ9′，Q9が接続され、
かつコモンデータ線CD1とバイアス源ＶCCとの間
にMISFETQ10′，Q10が接続された回路構成をし
ており、前記MISFETQ9，Q10は″信号にて制
御されている。なお、各メモリ・セルはMS11，
MSnoに示すように交叉接続されたMISFETQ3，
Q4，Q3′，Q4′と、その交叉接続点Ａ，Ｂ，A′，
B′とデジツト線D01，D11，Ｄ0o，Ｄ1oとの間に接
続され、かつ行アドレス信号W1〜Ｗnが印加され
るMISFETQ1，Q2，Q1′，Q2′と、バイアス源ＶC
Ｃと前記交叉接続点Ａ，Ｂ，A′，B′との間に接続
された負荷素子R1，R2，R1′，R2′とによつて構成
されており、一方の交叉接点に高レベル（以下、
Ｈレベルと称する。）が他方の交叉接続点に低レ
ベル（以下、Ｌレベルと称する。）が生ずるよう
にスタチツク的にデータを記憶、保持する機能を
有する。また、書き込み回路６は第２図に示すよ
うにMISFETQ42，Q43，Q49，Q50，Q56よりなる
プツシユプル増幅段と、前記プツシユプル増幅手
段と一対のコモンデータ線CD0，CD1の間に接続
されたMISFETQ42′，Q49′とよりなる伝送手段
と、MISFETQ44，Q45，Q51，Q52，Q57よりなる
第１のインバータ波形整手段と、MISFETQ46，
Q47，Q53，Q54，Q58よりなる第２インバータ波
形整形手段と、MISFETQ48，Q55，Q59よりなる
入力バツフア手段によつて構成され、前記伝送手
段WE′信号で、前記プツシユプル増幅手段を
WED信号で、また前記第１および第２インバー
タ波形整形手段及び入力バツフア手段をCSX信
号で各々制御することにより、入出力端子からの
書き込みデータを増幅して一対のコモンデータ線
CD0，CD1に印加する。
なお、前記コモンデータ線に伝送させる書き込
みデータのレベルはバイアス源ＶCCが4.5Vの
時、一方が3.8Vの“Ｈ”レベルであり、他方が
0.3Vの“Ｌ”レベルである。また、前記
MISFETQ44〜Q48はデプレツシヨン型であり、
他はエンフアンスメント型である。
さらに、前記読み出し回路７は第３図に示すよ
うにMISFETQ60，Q61，Q72，Q75よりなる第１
の差動増幅手段と、MISFETQ62，Q63，Q76より
なる第１の差動増幅手段駆動用コントロール手段
と、MISFETQ64，Q65，Q77，Q78，Q79，Q80よ
りなる第２の差動増幅手段と、MISFETQ66，
Q67，Q81よりなる第２の差動増幅駆動用レベル
コントロール手段と、MISFETQ82，Q84，Q68，
Q83，Q85よりなる第１のプツシユプル増幅手段
と、MISFETQ86，Q70，Q87，Q71よりなる第２
のプツシユプル増幅手段と、MISFETQ90，Q91
よりなるTTL信号レベル駆動インバータ手段
と、MISFETQ89，Q89′よりなるトライステート
手段とによつて構成されており、第１，２の差動
増幅手段及び第１，２の差動増幅手段駆動用のレ
ベルコントロール手段をCSX信号で、第１，２
のプツシユプル増幅手段″信号で、トライス
テート手段をWE1信号で各々制御することによ
り、コモンデータ線CD0，CD1に読み出されたデ
ータを増幅して入出力端子に取り出す。
なお、第１の差動増幅段に印加する信号の最適
レベルは、バイアス源ＶCCを4.5Vとした場合、
一方が3.8Vの“Ｈ”レベルであり、他方が3.5V
の“Ｌ”レベルであり、そのレベル差は0.3V程
度である。また、上記MISFETQ60〜Q71はデプ
レツシヨン型であり、その他のMISFETはエン
フアンスメント型である。
上記構成よりなる第１図のMISメモリ回路にお
いて、メモリセルMS11にデータを書き込み、そ
の直後同一チツプ内のメモリセルMSnoからデー
タを読み出す場合を例にとり、一対のコモンデー
タ線CD0，CD1の書き込み時の電位状態（第１の
電位状態）が読み出し時に必要な電位状態（第２
の電位状態）にいかに移行されるかを第４図のタ
イミングチヤートを参照し説明する。
なお、同図において、信号、信号、Ai
信号、Din／ＤOUTはICチツプ外部から印加され
たものであり、その他の信号はICチツプ内部で
形成されたものである。
タイシングt1において信号が“Ｌ”レベル
になることによつて、チツプ選択状態となり、外
部からのアドレス信号Aiが１行及び列選択アド
レスデコーダに印加される。それによつてメモリ
セルMS11が選択され、デジツト線D01，D11がカ
ラムゲートスイツチング素子Q5，Q6を介して一
対のコモンデータ線CD0，CD1に接続される。ま
たMISFETQ1，Q2もONしているから交叉接続点
Ａ，Ｂは前記一対のデジツト線D01，D11に接続さ
れる。
タイミングt2において、WE′信号が“Ｌ”レベ
ルのため、第２図の書き込み回路６はWED信号
が“Ｈ”レベルに、CSX信号が“Ｈ”レベルに
なつているためプツシユプル増幅手段、第１，２
のインバータ波形整形手段及び入力バツフア手段
は各々動作しており、それによつて入出力端子か
ら印加された書き込みデータDiNを増幅して一対
のコモンデータ線CD0，CD1に伝送する。
今、DiNを“Ｈ”レベルとすると、前記コモン
データ線CD0の電位はＶCD0は約3.8Vの“Ｈ”レ
ベル（Ｖ1H）になり、前記コモンデータ線CD1の
電位ＶCD1は約0.3Vの“Ｌ”レベル（Ｖ1L）にな
る。このＶ1H，Ｖ1Lのレベルが第１の電位状態を
示している。
前記一対のコモンデータ線CD0，CD1の第１の
電位状態Ｖ1H，Ｖ1Lはカラムスイツチング手段
Q5，Q6及び一対のデジツト線D01，D11及び
MISFETQ1，Q2を介してメモリセルMS11の交叉
接続点Ａ，Ｂにも伝送される。
今、メモリセルMS11の負荷手段MISFETQ7，
Q8及び負荷抵抗素子R1，R2の電流駆動能力は書
き込み回路６のプツシユプル増幅手段の電流駆動
能力よりも小さいので、前記交叉接続点Ａ，Ｂの
レベルはＶ1H，Ｖ1Lとなる。また、この時点にお
いては、コモンデータ線CD0，CD1に存在する寄
生容量C0，C1にも前記Ｖ1H，Ｖ1Lが蓄積される。
なお、複数の一対のデジツト線D01，D11〜Ｄ0o，
Ｄ1oに対してコモンデータ線CD0，CD1を共通に
使用しているため、その線長は長いものとなつて
おり、そのため前記寄生容量C0，C1は非常に大
きい。
タイミングt3において、書き込み回路６の伝送
手段にWE′信号の“Ｌ”レベルが印加されるた
め、コモンデータ線CD0，CD1は書き込み回路６
から電気的に切り離されるけれども、前記容量
C0，C1によつてそのレベルは第１の電位状態に
保持されている。
この時点において、負荷手段Q7，Q8、及び負
荷抵抗素子R1，R2は上記書き込み回路６のプツ
シユプル増幅手段に制約されずに、交叉接続点
Ａ，Ｂにバイアスを供給することが可能となる。
また、″が“Ｈ”レベルになることによつて
データ線電位設定回路８も動作を開始する。
上記データ線電位設定回路８のうち
MISFETQ9′，Q9はコモンデータ線CD0がＶ1Hで
あるため、そのゲート−ソース間の電位差がしき
い値電圧（約0.7V）以下なので各々offしてい
る。又MISFETQ10′，Q10はコモンデータ線CD1
がＶ1Lであるためそのゲート−ソース間の電位差
がしきい値電位（約0.7V）以上なので各々onす
る。それによつて、MISFETQ10′，Q10を介して
容量C1に電荷を充電し、コモンデータ線CD1のレ
ベルを徐々に立上げる。
また一方メモリセルMS11の交叉接続点Ａは上
記Ｖ1Lから負荷手段Q7、MISFETQ1，Q3で決定
されるレベル、Ｖ2Hになるようにし動作する。ま
た交叉接続点Ｂは書き込み時のＶ2Hのままであ
る。
また、メモリセルMS11の負荷手段Q7，Q8の電
流駆動能力は前記データ線電位設定回路８のそれ
よりも大きいので、コモンデータ線のレベルはメ
モリセルMS11の交叉接続点Ａ，Ｂで決定される
レベルに固定される。それによつて、第４図にて
T1で示す期間にコモンデータ線CD1のレベルＶCD
１はＶ1LからＶ2L、コモンデータ線CD0のレベルは
Ｖ1Hから実質的に同電位のＶ2Hとなり、そのレベ
ル差は約0.3V程度となる。
上記コモンデータ線のレベル差が0.3V程度と
なつた時点でアドレス信号Aiを切り換えて次の
メモリセルMSnoを選択するようにすればよいの
であるが、実際は弱干遅れ、タイミングt5で切り
換えられる。タイミングt4からタイミングt5まで
は、コモンデータ線CD0，CD1のレベルはそれぞ
れ第２の電位状態に保持されている。
タイミングt5において、アドレス信号Aiが切り
換わると、メモリセルMSnoが選択され、それに
よつてコモンデータ線CD0，CD1がカラムゲート
スイツチング素子Q5′，Q6′を介して一対のデジツ
ト線Ｄ0o，Ｄ1oの方に接続される。今、メモリセ
ルMSnoの交叉接続点A′には負荷手段Q7′、
MISFETQ1′，Q3′によつて決定された電位Ｖ2H
が、またB′には負荷手段Q8′、MISFETQ2′，
Q4′によつて決定された電位Ｖ2Lが存在してお
り、メモリセルMS11に書き込んだデータとは逆
のデータが記憶保持されている。したがつてメモ
リセルMSnoはコモンデータ線CD0，CD1のレベル
をＶ2H，Ｖ2LからＶ2L，Ｖ2Hに逆転させる。
タイミングt3において、コモンデータ線CD0，
CD1にメモリセルMSnoのデータを読み出しに必
要な電位状態Ｖ2L，Ｖ2H、すなわちＶ2Lが3.5V，
Ｖ2Hが3.8となつた時、読み出し回路７でコモン
データ線CD0，CD1のレベル差0.3Vを最適の状態
で増幅して入出力端子Ｉ／Ｏから読み出しデータ
ＤOUTを読み出す。この場合、読み出しデータＤO
ＵＴは“Ｌ”レベルである。なお、タイミングt6に
おいて、読み出し回路７はCSX信号が“Ｈ”レ
ベル、WE1信号が“Ｌ”レベルとなつているた
め動作可能となつている。
以上、第１図のMISメモリ回路の動作を説明し
たが、同図において、データ線電位設定回路８を
用いることによつて、ライトリカバリー時間を短
かくすることができる。しかしながら、現状にお
いては、さらに上記ライトリカバリー時間を短か
くすることが市場において要求されてきており、
その仕様を満足する必要が生じている。
したがつて、本発明の目的は第２の電位状態の
レベル差をさらに急速に得ることができるデータ
線電位設定回路を提供することにある。
また、本発明の目的は第２の電位状態のレベル
差を第２の電位状態により近い位置で得ることが
できるデータ線電位設定回路を提供することにあ
る。
さらにまた、本発明の目的は一対のデータ線の
電位状態が第２の電位状態付近になると電流供給
をしないデータ線電位設定回路を得ることにあ
る。
さらにまた、本発明の目的は一対のデータ線の
電位状態が第２の電位状態付近になると第２の電
位状態付近にそのレベルをクランプすることがで
きるデータ線電位設定回路を提供することにあ
る。
本発明の基本的な構成要件は特許請求の範囲に
記載された通りであるが、以下実施例に従つて本
発明を詳細に説明する。
第５図には、本発明に係るデータ線電位設定回
路９を用いたMISメモリ回路が示されているが、
データ線電位設定回路８のかわりに本発明に係る
データ線電位設定回路９を用い、かつライトリカ
バリー信号発生回路１０を追加した点以外は第１
図に示すMIS回路とその構成は同じである。第１
図と共通する部分には同じ番号、及び同じ記号を
用いた。またこれら共通する部分の説明はすでに
上述したので、ここでは省略する。
なお、第５図において、読み出し回路７′は第
１図のMISメモリ回路に用いられている読み出し
回路７と回路構成は同じであるが、後述するよう
に第１の差動増幅手段に印加される読み出しレベ
ル“Ｈ”レベル、“Ｌ”レベルが従来の場合によ
り低い値である。（例えば、バイアス源が4.5Vの
場合“Ｈ”レベル、“Ｌ”レベルの最適値は
2.8V，2.5Vである。） また、各メモリセルの各交叉接続点は記憶状態
で読み出しの最適レベルに一致した方が“Ｈ”レ
ベル、他方が“Ｌ”レベルである。
上記第５図において、本発明に係るデータ線電
位設定回路９はコモンデータ線間に接続された
MISFETQ11よりなるスイツチング手段９′と、
バイアス源ＶCCと各コモンデータ線間に接続され
たMISFETQ9，Q10よりなる電流供給手段９″
と、デプレツシヨン型MISFETQ12，Q13とエン
フアンスメント型MISFETQ14〜Q20よりなるク
ランプ手段９とで構成されている。
ライトリカバリー信号発生回路１０は第７図の
タイミングチヤート図に示されたCSA1及びWED
信号によつて制御されることにより、第１のライ
トリカバリー信号φWR1、及び第２のライトリカ
バリー信号φWR2を発生する。
上記スイツチング手段９′は上記第１のライト
リカバリー信号φWR1によつて制御され、その
MISFETQ11は非飽和領域で動作する。
上記電流供給手段９″は上記第２のライトリカ
バリー信号φWR2によつて制御され、
MISFETQ9，Q10は飽和領域で動作する。
上記クランプ手段９において、MISFETQ18
は第７図のタイミングチヤート図に示すWE信号
によつて、MISFETQ19はCSA2信号によつて
各々制御されており、MISFETQ20はバイアス源
ＶCCに接続されているため、MISFETQ18〜Q20
からなる手段はバイアス源ＶCCをレベル変換し、
その電圧をMISFETQ16〜Q17に印加する。
MISFETQ13，Q14は各々前記WE′信号によつて
制御されている。そのためMISFETQ13，Q15，
Q17からなる手段及びMISFETQ12，Q14，Q16か
らなる手段は各々コモンデータ線CD0，CD1を第
２の電位状態のＶ2L，Ｖ2Hの中間レベルにする。
なお、第６図には、上記ライトリカバリー信号
発生回路１０の具体的な回路図が示されている。
同図において、MISFETQ21〜Q27はデプレツ
シヨン型MISFETであり、MISFETQ28〜Q41及
びQ29′，Q30′は各々エンフアンスメント型
MISFETである。
MISFETQ21，Q23は第１のインバータであ
り、その入力にWED信号が印加され、出力はP1
である。MISFETQ29′，Q22，Q20は第２のインバ
ータであり、その入力にはP1が印加され、出力は
P2である。
なお、MISFETQ29′にはCSA1をMISFETQ25，
Q34でインバートした信号P5が印加されている。
MISFETQ30′，Q23，Q30は第３のインバータであ
り、この入力にはP2が印加され、出力はP3であ
る。
なお、MISFETQ30′にはCSA1をMISFETQ25，
Q34でインバートした信号P5が印加されている。
MISFETQ24，Q32は第４のインバータであ
り、その入力は前記P3の信号とCSA1信号を受け
るMISFETQ31の出力とによつて決定され、その
出力はP4であり、第２のライトリカバリー信号φ
WR2の出力端子に接続されている。
なお、前記P4はWED信号を受けるMISFETQ33
によつても制御されている。
MISFETQ26，Q35は第１の遅延手段であり、
その入力にはP3が印加され、その出力はP6であ
る。
MISFETQ36，Q37は第２の遅延手段であり、
MISFETQ36には前記P6が、MISFETQ37にはP3
の信号が各々印加され、その出力はP7である。前
記P7はWED信号を受けるMISFETQ36によつても
制御されている。
MISFETQ27，Q39は第５のインバータであ
り、その入力としてP7を受け、出力はP8である。
MISFETQ40，Q41及び容量CBはブーストラツ
プ手段であり、MISFETQ41にはP8が印加され
る。また、MISFETQ40のゲートーソース間には
ブーストラツプ用の容量CBが接続されており、
一方の電荷にはP7が、他方の電極には
MISFETQ41を介してアースレベルが、あるいは
MISFETQ40を介してＶCCが印加される。そし
て、容量CBの一方の電極から第１のライトリカ
バリー信号φWR1が取り出されている。
上記ライトリカバリー信号発生回路１０の動作
を簡単に説明する。
まず、CSA1が“Ｈ”レベル、WEDが“Ｈ”レ
ベルにある時には、P1が“Ｌ”レベル、P2がオー
ブン状態、P3が“Ｌ”レベル、P4が“Ｌ”レベル
となるため、第２のライトリカバリー信号は
“Ｌ”レベルとなつており、またP6が“Ｈ”レベ
ル、P7が“Ｌ”レベル、P8が“Ｈ”レベル、P9が
“Ｌ”レベルとなつているため第１のライトリカ
バリー信号も“Ｌ”レベルとなつている。
次に、CSA1が“Ｌ”レベルに、WEDが“Ｈ”
レベルにある時には、P1は“Ｌ”レベル、P2が
“Ｈ”レベル、P3が“Ｌ”レベル、P4が“Ｌ”レ
ベルとなるため第２のライトリカバリー信号φWR
２は“Ｌ”レベルである。また、P6が“Ｈ”レベ
ル、P7が“Ｌ”レベル、P8が“Ｈ”レベル、P9が
“Ｌ”レベルにあるため第１のライトリカバリー
信号φWR1も“Ｌ”レベルである。
さらに、CSA1が、“Ｌ”レベル、WEDが
“Ｌ”レベルになつた時には、P1が“Ｈ”レベ
ル、P2が“Ｌ”レベル、P3が“Ｈ”レベル、P4が
“Ｌ”レベルとなるがWED信号が第１，２，３の
インバータによつて遅延されるためP4のレベルは
初期においては“Ｈ”レベルとなつており、第２
のライトリカバリー信号φWR2が約ＶCCのレベル
を発生する。
P3のレベルが“Ｈ”レベルとなつた時P4のレベ
ルは“Ｌ”レベルとされるため、その時点におい
て第２のライトリカバリーφWR2信号は“Ｌ”レ
ベルにかえる。すなわち、WEDが“Ｌ”レベル
となつた時点で第２のライトリカバリー信号φWR
２はワンシヨツトの“Ｈ”レベルを発生すること
になる。
上記P3がまだ“Ｌ”レベルにある時、R6は
“Ｈ”レベル、P7は“Ｈ”レベルにある。P8はP7
をうけて“Ｌ”レベルになるが、その時間は少し
遅れるからMISFETQ36、容量CB，MISFETQ41
を介して電流が流れ、前記容量CBに電荷が供給
される。
次いで、P3が完全に“Ｌ”レベルとなつた時
MISFETQ41がoffするためP9のレベルがＶCCとな
る。それによつて容量CBはブーストラツプさ
れ、一方の電極に約２・ＶCC−Ｖthの高い“Ｈ”
レベルを第１のライトリカバリー信号φWR1とし
て発生する。
次に、前記P3のレベルが完全に“Ｈ”レベルと
なることによつて、P6が“Ｌ”レベル、P7が
“Ｌ”レベルとなるため、第１のライトリカバリ
ー信号φWR1は“Ｌ”レベルになる。
したがつて、第１のライトリカバリー信号φWR
１はWED信号が“Ｌ”レベルとなつた時点からワ
ンシヨツトの“Ｈ”レベルを出すことになる。
以上、第５図のMISメモリ回路における本発明
に係わるデータ線電位設定回路９及びライトリカ
バリー信号発生回路１０の構成につき説明した
が、次に本発明に係わるデータ線電位設定回路９
を用いた場合、書き込み時の第１の電位状態が、
読み出し時に必要な第２の電位状態にいかに速く
移行されるか、その動作説明を第７図のタイミン
グチヤート図を参照して説明する。
なお、第５図のMISメモリ回路では、まずメモ
リセルMS11にＤiNの“Ｈ”レベルを書き込み、そ
の直後同一チツプ内のメモリセルMSnoからＤOUT
として“Ｌ”レベルを読み出すものとする。
そのため、第１図のMISメモリ回路と条件は同
じであるので第７図のタイミングチヤート図にお
いて、タイミングt3から説明することにする。な
お、第７図において、CS信号、WE信号、Ai信
号、及びＤIN／ＤOUTは各々ICチツプ外部から取
り込んだ信号、あるいは外部に取り出す信号を示
しており、その他の信号はICチツプ内部で形成
されたものである。
タイミングt3において、WE′信号が“Ｌ”レベ
ルになることによつて書き込み回路６がコモンデ
ータ線CD0，CD1から電気的に切り離される。し
かしながら、コモンデータ線CD0，CD1の容量
C0，C1には各々書き込み時の電位状態、すなわ
ちＶ1H，Ｖ1Lが存在することとなる。
この時点において、CSA2、WED信号が共に
“Ｌ”レベルとなつているから、ライトリカバリ
ー信号発生回路１０から約バイアス源ＶCCの電位
を有する（第７図において、Ｖ〓WR2で示してい
る。）第２のライトリカバリー信号φWR2及び約
２・Vcc−Ｖthの電圧を有する（第７図におい
て、Ｖ〓WR1で示している。）第１のライトリカバ
リー信号φWR1を各々発生する。
それによつて、まずスイツチング手段９′の
MISFETQ11はコモンデータ線CD0，CD1を電気
的に接続するため、容量C0の電荷はMISFETQ11
を介して容量C1に放電され、互いに電荷分散を
生ずる。それによつてコモンデータ線CD0のレベ
ルは下がり、コモンデータ線CD1のレベルは上が
る。なお、この立上がりと立下がりはほぼ同程度
の特性で行なわれている。
また、MISFETQ11は第１のライトリカバリー
信号φWR1が２・Ｖcc−Ｖth、約8.3Vとなつている
ため、第１２図に示すMISFETの出力電圧−出
力電流特性においてZ1で示す非飽和領域で動作し
ているため、その動作抵抗は非常に小さいものと
なつている。
したがつて、上記コモンデータ線CD0のレベル
の立下りと、コモンデータ線CD1のレベルの立下
りが急峻なものとなつており、コモンデータ線
CD0，CD1は第１の電位状態から第２の電位状態
付近に高速に近づく。
また、電流供給手段９″には第２のライトリカ
バリー信号φWR2が印加されるため、MISFETQ10
はONし、MISFETQ9はコモンデータ線CD0が
3.8VのＶ1Hにあるためoffしている。MISFETQ10
から容量C1に対して電荷が供給されているか
ら、スイツチング手段９′によるコモンデータ線
CD1に対するレベルの立上げを助けることにな
る。
よつて、第２の電位状態のレベル差がその分だ
け早く得られる。
したがつて、タイミングt4においては、コモン
データ線CD0，CD1は第１の電位状態Ｖ1H，Ｖ1L
から第２の電位状態付近のＶ2H′，Ｖ2L′となり、
（この第２の電位状態においては、Ｖ2H′，Ｖ2L′
とも従来の場合に比べて低い値となる。）そのレ
ベル差も約0.3V程度となつている。
この時点で第１のライトリカバリー信号及び第
２のライトリカバリー信号φWR1，φWR2を各々
“Ｌ”レベルとすれば理想的であるが、弱干遅れ
て“Ｌ”レベルとなるため、タイミングt5までに
上記電流供給手段９″によつてＶ2L′をＶ2L″に、
Ｖ2H′をＶ2H″にする。
タイミングt5になつた時点からクランプ手段９
が実質的に動作を開始し始める。すなわち、ク
ランプ手段９はWE′の信号をインバートした
WE′信号が“Ｈ”レベル、CSA2信号が“Ｈ”レ
ベルとなる時点ですでに動作しているのである
が、電流供給手段９″よりも電流駆動能力が低い
ためである。
このクランプ手段９によつてコモンデータ線
CD0，CD1のＶ2H″，Ｖ2L″をＶ2H，Ｖ2Lにより近
い状態Ｖ2H，Ｖ2Hにもつていく。
すなわち、クランプ手段９はコモンデータ線
CD0，CD1のレベルを第２の電位状態Ｖ2H，Ｖ2L
の中間のレベルV0付近にバイアスし、そのレベ
ルにクランプするように働く。
したがつて、もし第１，２のライトリカバリー
信号φWR1，φWR2が第２の電位状態のレベル差
0.3Vが得られる以前に“Ｌ”レベルとなつても
そのレベルをクランプ手段９にあつて保償し、
0.3Vまでもつていくこともできる。
タイミングt6でアドレス信号Aiを切り換えるこ
とによつてメモリセルMSnoが選択される。
メモリセルMSnoはその交叉接続点A′に負荷手
段Q7′、MISFETQ1′，Q3′で決定される電位Ｖ2H
が、交叉接続点B′に負荷手段Q3′、MISFETQ2′，
Q4′で決定される電位Ｖ2Lが各々記憶保持されて
いる。
したがつて、コモンデータ線CD0，CD1と全く
逆の状態になつている。
コモンデータ線CD0，CD1のＶ2H，Ｖ2Lを
メモリセルMSnoでＶ2H，Ｖ2Lとし、かつそれを
反転させてＶ2L，Ｖ2Hとする。
なお、上記Ｖ2H，Ｖ2LはＶ2H，Ｖ2Lとほぼ
等しくなつているからメモリセルMSnoにおいて
のレベル修正は第１図のMISメモリ回路のそれよ
りも早い。
タイミングt7において、コモンデータ線CD0，
CD1にメモリセルMSnoの読み出しデータとして
Ｖ2L，Ｖ2Hが得られているので、読み出し回路
７′にて増幅し、入出力端子Ｉ／Ｏから読み出し
データとして“Ｌ”レベルのＤOUTを出力する。
なお、本発明の読み出し回路では、例えばバイ
アス源ＶCCを4.5Vとした場合、Ｖ2L，Ｖ2Hとして
それぞれ2.5V，2.8Vが得られるので、読み出し
回路からのTTL論理レベル出力が容易に得られ
る。
以上本発明に係わるデータ線電位設定回路９を
用いたMISメモリ回路の動作を説明したが、以下
の理由により、本発明の目的を達成することがで
きる。
１ コモンデータ線間にスイツチング手段９′を
接続し、前記スイツチング手段９′を介して一
方のコモンデータ線の容量の電荷を他方のコモ
ンデータ線の容量に放電させるようにしたた
め、一方のコモンデータ線のレベルの立下げと
立上げとによつて両者のレベル差を近づけてい
る。（従来の回路によれば、他方のコモンデー
タ線に対するレベルの立上げのみを行なうこと
によつて両コモンデータ線のレベルを近づけて
いる。）また、スイツチング手段９′は第１のラ
イトリカバリー信号φWR1によつてそのゲート
に２・Ｖcc−Ｖthの電位が印加されているため
非飽和で動作しており、その動作抵抗も小さい
ため、上記立上りと立下りが急峻なものとなつ
ている。さらに、電流供給手段９″によつて他
方のコモンデータ線の容量に電荷を供給してい
るため他方のコモンデータ線のレベルの立上り
がスイツチング手段９′のそれとあいまつて速
くなり、結果として両コモンデータ線間のレベ
ルがその分だけ早く近づくことになる。
以上のことから、従来のデータ線電位設定回
路よりも速く第２の電位状態時のレベル差を得
ることができる。
２ コモンデータ線間にスイツチング手段９′を
接続し、前記スイツチング手段９′を介して一
方のコモンデータ線の容量の電荷を他方のコモ
ンデータ線の容量に放電させるようにし、かつ
スイツチング手段９′を非飽和で動作させるよ
うにしたため、一方のコモンデータ線の立下り
特性と他方のコモンデータ線の立上り特性とを
ほぼ同一とすることができ、結果として第２の
電位状態のレベル差がほぼ第２の電位状態付近
で得られる。
このため、メモリセルで第２の電位状態にす
る時間を短かくすることができる。
３ スイツチング手段９′及び電流供給手段９″は
コモンデータ線間のレベルが第２の電位状態付
近になると第１，２のライトリカバリー信号φ
WR1，φWR2が“Ｌ”レベルとなるため、動作し
ていず、コモンデータ線のレベルは第２の電位
状態よりさらに高いレベルまで上がることはな
い。
４ スイツチング手段９′及び電流供給手段９″が
第２の電位状態以上にコモンデータ線のレベル
を上げて動作を停止した後、前記レベルを第２
の電位状態付近まで下げるクランプ手段９を
有するようにしたため、メモリセル自身でその
レベルを下げる必要はなくなり、結果として第
２の電位状態を得るので早くなる。
本発明の他の実施例として、第８図〜第１０図
に示すデータ線電位設定回路が考えられる。
第８図ａ〜ｆに示す実施例はスイツチング手段
９′及び電流供給手段９″のみを用いてデータ線電
位設定回路を構成したものである。
第８図ａのデータ線電位設定回路は第５図のデ
ータ線電位設定回路９からクランプ手段９を除
いたものであるが、クランプ手段９を用いなく
ても、上記１〜３の理由により第１図の従来のデ
ータ線電位設定回路よりも急速に第２の電位状態
を得ることができる。
第８図ｂのデータ線電位設定回路は電流供給手
段に接続するバイアス源の値を第２の電位状態の
Ｖ2HのレベルがＶ2Lのレベル、あるいはその中間
のレベルにMISFETのしきい値電圧（約0.7V）
を加えたものとほぼ等しくしたものである。な
お、MISFETQ9，Q10はエンフアンスメント型
MISFETであり、かつ飽和領域で動作している
ものとすると、コモンデータ線のレベルは第２の
電位状態以上には上がらない。したがつて、この
場合にはクランプ手段９を用いなくてもよい。
第８図ｃのデータ線電位設定回路はスイツチ手
段９′と電流供給手段９とに第１のライトリカ
バリー信号φWR1を印加するようにしたものであ
り、電流供給手段９″のMISFETQ9，Q10を非飽
和領遮で動作させることにより、一方のコモンデ
ータ線に対する充電をスイツチング手段９′とと
もに急速に行なうようにしたものである。
第８図ｄのデータ線電位設定回路は第８図ｃの
データ線電位設定回路のバイアス源をＶcc″とし
たもであり、Ｖcc″の値は第２の電位状態のＶ2H
のレベル、Ｖ2Lのレベルか、あるいはその中間の
レベルとほぼ等しくしたものであり、コモンデー
タ線のレベルが第２の電位状態のレベル以上に上
がらないようにしたものであり、この回路の場合
もクランプ手段９も特に用いなくてもよい。
第８図ｅのデータ線電位設定回路は電流手段９
のバイアス源を第１あるいは第２のライトリカ
バリー信号φWR1，φWR2としたものであり、この
場合も第８図ａ〜ｄと同等の効果が得られる。
第８図ｆのデータ線電位設定回路は電流手段
９″を常時動作させるようにしたものであるが、
この場合もスイツチング手段９′の作用により従
来のデータ線電位設定回路よりは第２の電位状態
を得るのが速い。ただし、この回路の場合、電流
供給手段の駆動能力はデータ線を第１の電位状態
とする回路手段（例えば書き込み回路６）よりも
小さくする必要がある。
上記第８図ｃ，ｄのデータ線電位設定回路に用
いられているバイアス源Ｖcc′，Ｖcc″は例えば第
１１図に示すようなMISFETQ93〜Q97で構成さ
れた電位変換回路を用いて得ることができる。
第９図に示すデータ線電位設定回路はスイツチ
ング手段９′、電流供給手段９″、クランプ手段
９″からなる場合の他の実施例であり、スイツチ
ング手段９′、及び電流供給手段９″を第８図ｃの
回路としたものであり、実質的に第５図に示すデ
ータ線電位設定回路と同等の効果を得ることがで
きる。また、この種の組合せにおいて、第８図
ｂ，ｄ、及びｅの回路にクランプ手段を付加して
データ線電位設定回路を構成することも当然考え
得る。
第１０図に示すデータ線電位設定回路は、スイ
ツチング手段９′、とクランプ手段９″のみで構成
するようにしたものであり、この場合、第７図で
示すT2′の期間、電流供給手段９″によつてデータ
線の電位レベルが不所望に上がるのを防止でき
る。
なお、上記スイツチング手段９′はMISFETが
用いられているが、バイポーラ型のトランジスタ
でもよい。またコモンデータ線間に形成される素
子の数も１個に限定されず、複数の論理回路を有
するものであつてもよい。
上記電流供給手段９″はエンフアンスメント型
のMISFETで構成されているがデプレツシヨン
型を用いてもよい。さらに、MISFET以外のバ
イポーラトランジスタ、ダイオード、抵抗等の電
流供給手段であつてもよい。またバイアス源とデ
ータ線の間に複数の素子を接続したものを含み得
る。
さらに、上記クランプ手段９は、第５図に示
すものに限定されず、同一機能をもつ種々の変形
回路が考えられる。
【図面の簡単な説明】
第１図はデータ線電位設定回路を用いた概略
MISメモリ回路図、第２図はMISメモリ回路に用
いられている書き込み回路図、第３図はMISメモ
リ回路に用いられている読み出し回路図、第４図
は第１図のMISメモリ回路のタイミングチヤート
図、第５図は本発明に係るデータ線電位設定回路
を用いた概略MISメモリ回路図、第６図はライト
リカバリー信号発生回路図、第７図は第５図の
MISメモリ回路のタイミングチヤート図、第８図
ａ，ｂ，ｃ，ｄ，ｅ，ｆ、第９図、及び第１０図
は本発明の他の実施例によるデータ線電位設定回
路図、第１１図は電圧変換回路図、第１２は
MISFETの出力電圧（ＶDS）−出力電流（ＩDS）
特性を示す特性図である。 １……メモリマトリツクス、２……行選択アド
レスデコーダ、３……カラムゲート手段、４……
列選択アドレスコーダ、５……負荷手段、６……
書き込み回路、７′，７……読み出し回路、８…
…従来のデータ線電位設定回路、９……本発明に
係るデータ線電位設定回路、１０……ライトリカ
バリー信号発生回路、１１……電位変換回路。

Claims (1)

  1. 【特許請求の範囲】 １ 回路の電源電圧を受けかかる電源電圧よりも
    小さい値のバイアス電圧を形成するバイアス回路
    と、相補データ信号が与えられるべき一対のデー
    タ線と上記バイアス回路の出力との間に設けられ
    上記一対のデータ線の電位状態が１つの状態から
    他の状態に移行されるとき動作状態にされ動作状
    態において上記一対のデータ線の電位を上記相補
    データ信号のハイレベルとロウレベルとの中間の
    レベルに強制せしめるスイツチング手段とを備え
    てなることを特徴とするデータ線電位設定回路。 ２ 上記スイツチング手段は、上記バイアス回路
    の出力と上記一対のデータ線との間に設けられた
    第１スイツチングMISFETと、上記一対のデー
    タ線間に設けられた第２スイツチングMISFET
    とからなることを特徴とする特許請求の範囲第１
    項記載のデータ線電位設定回路。 ３ 相補データ信号が与えられる一対のデータ線
    に電源端子からの電流を供給せしめる電流供給手
    段と、上記一対のデータ線から電流を回路の接地
    点に流出せしめるスイツチング手段とを備えてな
    り、上記スイツチング手段を動作せしめることに
    よつて相補データ信号が与えられる前の上記一対
    のデータ線の電位を上記相補データ信号のハイレ
    ベルとロウレベルの中間のレベルでありかつ上記
    電流供給手段と上記スイツチング手段との共動に
    よつてもたらされるレベルに強制するように成し
    てなることを特徴とするデータ線電位設定回路。 ４ 上記電流供給手段は、上記一対のデータ線間
    に設けられた第１スイツチング素子と、上記デー
    タ線のそれぞれと上記電源端子との間に設けられ
    た複数の第２スイツチング素子とからなることを
    特徴とする特許請求の範囲第３項記載のデータ線
    電位設定回路。 ５ 上記第１、第２スイツチング素子及び上記ス
    イツチング手段はMISFETから成ることを特徴
    とする特許請求の範囲第４項記載のデータ線電位
    設定回路。 ６ メモリマトリツクスと、カラムゲート手段
    と、上記カラムゲート手段を介して上記メモリマ
    トリツクスに結合される一対のコモンデータ線
    と、上記一対のコモンデータ線に結合された入力
    端子を持つ差動増幅回路と、電位設定回路とを備
    えてなり、上記電位設定回路は、回路の電源電圧
    を受けかかる回路の電源電圧よりも低い値のバイ
    アス電圧を形成するバイアス回路と、かかるバイ
    アス回路の出力と上記一対のコモンデータ線との
    間に設けられ上記一対のコモンデータ線の電位状
    態が１つの状態から他の状態に移行されるとき動
    作状態にされ動作状態において上記一対のコモン
    データ線の電位を上記バイアス回路の出力電圧に
    よつて上記一対のコモンデータ線に与えられる相
    補データ信号のハイレベルとロウレベルとの中間
    のレベルに強制するスイツチング手段とからなる
    ことを特徴とするMISメモリ回路。 ７ 上記スイツチ手段は、上記バイアス回路の出
    力と上記一対のコモンデータ線との間に設けられ
    た一対の第１スイツチングMISFETと、上記一
    対のコモンデータ線間に設けられ上記第１スイツ
    チングMISFETとともに動作される第２スイツ
    チングMISFETとからなることを特徴とする特
    許請求の範囲第６項記載のMISメモリ回路。 ８ メモリマトリツクスと、カラムゲート手段
    と、上記カラムゲート手段を介して上記メモリマ
    トリツクスに結合される一対のコモンデータ線
    と、上記一対のコモンデータ線に結合された入力
    端子を持つ差動増幅回路と、電位設定回路とを備
    えてなり、上記電位設定回路は、上記一対のコモ
    ンデータ線に電源端子からの電流を供給せしめる
    電流供給手段と上記一対のコモンデータ線から電
    流を回路の接地点に流出せしめるスイツチング手
    段とを備え上記スイツチング手段の動作によつて
    上記一対のコモンデータ線の電位を上記一対のコ
    モンデータ線に与えられる相補データ信号のハイ
    レベルとロウレベルとの中間のレベルでありかつ
    上記電流供給手段と上記スイツチング手段との共
    動によつてもたらされるレベルに強制するように
    成してなることを特徴とするMISメモリ回路。 ９ 上記電流供給手段及びスイツチング手段が
    MISFETからなる特許請求の範囲第８項記載の
    MISメモリ回路。 １０ 上記電流供給手段が上記電源端子と上記一
    対のコモンデータ線との間に直列に設けられかつ
    少なくとも上記スイツチング手段の動作と重なつ
    た動作期間を持つようにスイツチング制御される
    スイツチングMISFETを備えてなることを特徴
    とする特許請求の範囲第９項記載のMISメモリ回
    路。 １１ 上記メモリマトリツクスは、スタテイツク
    型の複数のメモリセルからなることを特徴とする
    特許請求の範囲第８項ないし第１０項のうちの１
    に記載のMISメモリ回路。
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