JPH0278979A - 帰還シフトレジスタ型テストパターン発生器 - Google Patents
帰還シフトレジスタ型テストパターン発生器Info
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- JPH0278979A JPH0278979A JP63231712A JP23171288A JPH0278979A JP H0278979 A JPH0278979 A JP H0278979A JP 63231712 A JP63231712 A JP 63231712A JP 23171288 A JP23171288 A JP 23171288A JP H0278979 A JPH0278979 A JP H0278979A
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- 238000011990 functional testing Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は帰還シフトレジスタ型テストパターン発生器に
関し、特に集積回路内に組込まれｆ＆積回路の論理ａ能
テストを行うためのテストパターンを出力する帰還シフ
トレジスタ型テストパターン発生器に関する。
関し、特に集積回路内に組込まれｆ＆積回路の論理ａ能
テストを行うためのテストパターンを出力する帰還シフ
トレジスタ型テストパターン発生器に関する。
高度に集積化され且つ複雑化した集積回路の論理機能テ
ストを容易にする一つの方法はテストすべき集積回路内
部にテストパターン発生器、テスト出力評価部などのテ
スト機構を組込んでしまうことである。こうすることに
より、集積回路内に埋込まれて外部端子から直接には制
御・観測ができないため、テストを行うことが困難であ
った部分の回路も容易に論理機能テストを行うことがで
きる。
ストを容易にする一つの方法はテストすべき集積回路内
部にテストパターン発生器、テスト出力評価部などのテ
スト機構を組込んでしまうことである。こうすることに
より、集積回路内に埋込まれて外部端子から直接には制
御・観測ができないため、テストを行うことが困難であ
った部分の回路も容易に論理機能テストを行うことがで
きる。
このようなテスト機構を集積回路内に組込む場合、！Ａ
Ｍ回路内に組込むという制約により、簡単なハードウェ
アで実現できて且つ効率のよいデスドパターンを発生で
きるテストパターン発生器が初まれ、どのようなテスト
パターン発生器を集積回路内に組込むかということが大
きな課題となる。
Ｍ回路内に組込むという制約により、簡単なハードウェ
アで実現できて且つ効率のよいデスドパターンを発生で
きるテストパターン発生器が初まれ、どのようなテスト
パターン発生器を集積回路内に組込むかということが大
きな課題となる。
従来、組込み用のテストパターン発生器としては、その
ハードウェア構成の簡単さから線形帰還シフトレジスタ
がよく用σ）られている０例えば、アイイーイー・プロ
シーディングズ（ＩＥＥＩ’ＲＯＣＥＥＤＩＮＧＳ）、
第１３２巻、１９８５年、第３号、第１０５貫にその例
があげられている。
ハードウェア構成の簡単さから線形帰還シフトレジスタ
がよく用σ）られている０例えば、アイイーイー・プロ
シーディングズ（ＩＥＥＩ’ＲＯＣＥＥＤＩＮＧＳ）、
第１３２巻、１９８５年、第３号、第１０５貫にその例
があげられている。
第２図は従来の３ｍ ３’！シフトレジスタ型テストパ
タ一ン発生器のブロック図である。
タ一ン発生器のブロック図である。
第２図の帰還シフトレジスタ型テストパターン発生器は
、生成多項式Ｘ４４−Ｘ＋１を存する４段の線形帰還シ
フトレジスタを用い、各フリップフＬ′ｌ？ツブ２０１
〜２０４の出力り、〜Ｄ１をテストパターンとして用い
る帰還シフトレジスタ型テストパターン発生器を示して
いる。
、生成多項式Ｘ４４−Ｘ＋１を存する４段の線形帰還シ
フトレジスタを用い、各フリップフＬ′ｌ？ツブ２０１
〜２０４の出力り、〜Ｄ１をテストパターンとして用い
る帰還シフトレジスタ型テストパターン発生器を示して
いる。
第２図においては、クロックφが入力される度に、フリ
ップフロップ２０２〜２０４には各々前段のフリップフ
ロップ２０１〜２０３のデータが取込まれ、フリップフ
１７ツブ２０１にはフリップフロップ２０３とフリップ
フロップ２０４のデータの排他的論理和が排他的論理和
ゲート１０９から出力される。
ップフロップ２０２〜２０４には各々前段のフリップフ
ロップ２０１〜２０３のデータが取込まれ、フリップフ
１７ツブ２０１にはフリップフロップ２０３とフリップ
フロップ２０４のデータの排他的論理和が排他的論理和
ゲート１０９から出力される。
それと同時に各フリップフロップ２０１〜２０４のデー
タは出力Ｄ４〜Ｄ、に出力される。
タは出力Ｄ４〜Ｄ、に出力される。
従って、ある時刻ｔにおける出力Ｄ４〜Ｄ１のうちの出
力Ｄ３〜Ｄ１は１クロツク前の時刻ｔ−ｉにおける出力
Ｄ４〜Ｄ１のうちの出力Ｄ４〜Ｄ２に等しい、このよう
に、従来知られている線形帰還シフトレジスタは、発生
されるパターンにかなり規則性があるものの、その生成
多項式として原始多項式を採用すれば最大長周期系列を
発生できる線形帰還シフトレジスタとなり、すべてのフ
リップフロップの出力が「０」となる状態を除くすべて
のパターンを発生ずることが可能である。
力Ｄ３〜Ｄ１は１クロツク前の時刻ｔ−ｉにおける出力
Ｄ４〜Ｄ１のうちの出力Ｄ４〜Ｄ２に等しい、このよう
に、従来知られている線形帰還シフトレジスタは、発生
されるパターンにかなり規則性があるものの、その生成
多項式として原始多項式を採用すれば最大長周期系列を
発生できる線形帰還シフトレジスタとなり、すべてのフ
リップフロップの出力が「０」となる状態を除くすべて
のパターンを発生ずることが可能である。
従って、被テスト回路が組合せ回路であれば、その入力
数と同じ段数の線形帰還シフトレジスタをパルス発生器
に用いることにより、被テスト回路の完全なテストが可
能になる（もし、すべてが「０」となる状態を発生さぜ
必要があ°るときには、ＮＯＲゲーｌ〜１個を追加すれ
ばよい）。しかも、このような４ｆｌ 還シフトレジス
タ型テストパターン発生器はそのフリップフロップ部を
、被テスト回路の入力ラッチ回路を流用して構成できる
ため、付加すべきハードウェア凰も少くて済む。
数と同じ段数の線形帰還シフトレジスタをパルス発生器
に用いることにより、被テスト回路の完全なテストが可
能になる（もし、すべてが「０」となる状態を発生さぜ
必要があ°るときには、ＮＯＲゲーｌ〜１個を追加すれ
ばよい）。しかも、このような４ｆｌ 還シフトレジス
タ型テストパターン発生器はそのフリップフロップ部を
、被テスト回路の入力ラッチ回路を流用して構成できる
ため、付加すべきハードウェア凰も少くて済む。
′ 〔発明が解決しようとする課題〕上述した従来の
帰還シフトレジスタ型テストパターン発生器は、０Ｍ０
３回路により構成されている被テスト回路に使用すると
、０Ｍ０８回路に特有のスタック−オープン故障によっ
て被テスト回路が組合せ回路から順序回路に変ってしま
ったとき、高い故障検出率を得ることができないという
問題点がある。
帰還シフトレジスタ型テストパターン発生器は、０Ｍ０
３回路により構成されている被テスト回路に使用すると
、０Ｍ０８回路に特有のスタック−オープン故障によっ
て被テスト回路が組合せ回路から順序回路に変ってしま
ったとき、高い故障検出率を得ることができないという
問題点がある。
これは印加される入力だけでその出力値が決定される組
合せ回路と異なり、順序回路では入力と内部状態の両方
によってその出力値が決定されるので、従来の線形帰還
シフトレジスタでは、０Ｍ０８回路に対し高い故障検出
率を得ることが困難であることによる。
合せ回路と異なり、順序回路では入力と内部状態の両方
によってその出力値が決定されるので、従来の線形帰還
シフトレジスタでは、０Ｍ０８回路に対し高い故障検出
率を得ることが困難であることによる。
本発明の目的は、集積回路の論理機能テストを行ったと
き、ＣＭＯＳ回路で構成された被テスト回路に対しても
高い故障検出率を得ることができる帰還シフトレジスタ
型テストパターン発生器を提供することにある。
き、ＣＭＯＳ回路で構成された被テスト回路に対しても
高い故障検出率を得ることができる帰還シフトレジスタ
型テストパターン発生器を提供することにある。
本発明の帰還シフトレジスタ型テストパターン発生器は
、半導体集積回路内に設けられて集積回路の機能テスト
を行うためのテストパターンを出力する３２３ｍシフト
レジスタ型テストパターン発生器において、シフトレジ
スタを形成する各段のレジスタがフリップフロップと、
前記フリップフロップの出力及び反転出力のいずれか一
方を選択的に出力するマルチプレクサを備えて構成され
ている。
、半導体集積回路内に設けられて集積回路の機能テスト
を行うためのテストパターンを出力する３２３ｍシフト
レジスタ型テストパターン発生器において、シフトレジ
スタを形成する各段のレジスタがフリップフロップと、
前記フリップフロップの出力及び反転出力のいずれか一
方を選択的に出力するマルチプレクサを備えて構成され
ている。
被テスト回路を順序回路に変えてしまう０Ｍ０８回路の
スタック故障を検出するためには、回路内部をある状態
にセットする初期化パターンを印加した後で経路を活性
化できるパターンを印加ずればよい、このときどのくら
い２パターンの組が発生できるかによって故障検出率が
決まる。
スタック故障を検出するためには、回路内部をある状態
にセットする初期化パターンを印加した後で経路を活性
化できるパターンを印加ずればよい、このときどのくら
い２パターンの組が発生できるかによって故障検出率が
決まる。
従来の帰還シフトレジスタ型テストパターン発生器では
、ある時刻ｔにおける任意の二つの連続するフリップフ
ロップのデータが「００」であったとすると、時刻ｔ＋
１における取り得るデータはｒｏＯＪ、ｒｌＯ，の２組
だけであり、「ＯＩＪ、ｒｌｌＪというデータは取り得
なかった。
、ある時刻ｔにおける任意の二つの連続するフリップフ
ロップのデータが「００」であったとすると、時刻ｔ＋
１における取り得るデータはｒｏＯＪ、ｒｌＯ，の２組
だけであり、「ＯＩＪ、ｒｌｌＪというデータは取り得
なかった。
本発明の帰還シフトレジスタ型テストパターン発生器は
、従来と同様の線形帰還シフトレジスタとしてはもちろ
んのこと、データを反転してシフトする線形Ｊ’＋ｌＪ
３１ａシフトレジスタとしても動作する。
、従来と同様の線形帰還シフトレジスタとしてはもちろ
んのこと、データを反転してシフトする線形Ｊ’＋ｌＪ
３１ａシフトレジスタとしても動作する。
従って、ある時刻ｔにおける任意の二つの連続するフリ
ップフロップのデータが「００」であったとすると、時
刻ｔ＋１における取り得るデータは「００」、ｒｏｌ４
．’ＩＯＪ、’ＩＩＪとずべての場合が発生できる。従
って、従来技術に比較してより多い２パターンの組を発
生することが可能で、より高い故障検出率が期待できる
。
ップフロップのデータが「００」であったとすると、時
刻ｔ＋１における取り得るデータは「００」、ｒｏｌ４
．’ＩＯＪ、’ＩＩＪとずべての場合が発生できる。従
って、従来技術に比較してより多い２パターンの組を発
生することが可能で、より高い故障検出率が期待できる
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図のｙ６遍シフトレジスタ型テストパターン発生器
は、第２図に示した従来の８１ｉｎ還シフトレジスタ型
テストパタ一ン発生器と同様にｘ’ ＋ｘ＋１を生成多
項式とするが、従来の回路の１個のフリップフロップが
１個の７リツプフロツプと、そのフリップフロップの出
力及び反転出力の切換えを行う１個のマルチプレクサと
に置き換わっている。
は、第２図に示した従来の８１ｉｎ還シフトレジスタ型
テストパタ一ン発生器と同様にｘ’ ＋ｘ＋１を生成多
項式とするが、従来の回路の１個のフリップフロップが
１個の７リツプフロツプと、そのフリップフロップの出
力及び反転出力の切換えを行う１個のマルチプレクサと
に置き換わっている。
次に、動作を説明する。
まず、制御信号Ｃ１が「０」のとき、すなわぢ第１図に
おいて、各マルチプレクサ１０５〜１０８が各７リツプ
フロツプ１０１〜１０４から入力される出力Ｑを選択し
て出力するとき、従来と同じ帰還シフトレジスタ型テス
トパターン発生器が実現され、ある時刻ｔでフリップフ
ロップ１０１に保持されているデータは時刻ｔ＋１でフ
リップフロップ１０２に保持され、以下クロックφが入
力される度に、フリップフロップ１０３゜１０４と順次
布にシフトされていく、又、時刻ｔ＋１で、フリップフ
ロップ１０１には、時刻ｔのフリップフロップ１０３の
データとフリ、ツブフロップ１０４のデータとを排他的
論理和ゲートで演算した結果が入力される。従って、あ
る時刻ｔにおける任意の二つの連続するフリップフロッ
プのデータが「００」であったとすると、時刻ｔ＋１に
おける取り得るデータはｒｏｏ」、ｒｌＯ」の２組とな
る。
おいて、各マルチプレクサ１０５〜１０８が各７リツプ
フロツプ１０１〜１０４から入力される出力Ｑを選択し
て出力するとき、従来と同じ帰還シフトレジスタ型テス
トパターン発生器が実現され、ある時刻ｔでフリップフ
ロップ１０１に保持されているデータは時刻ｔ＋１でフ
リップフロップ１０２に保持され、以下クロックφが入
力される度に、フリップフロップ１０３゜１０４と順次
布にシフトされていく、又、時刻ｔ＋１で、フリップフ
ロップ１０１には、時刻ｔのフリップフロップ１０３の
データとフリ、ツブフロップ１０４のデータとを排他的
論理和ゲートで演算した結果が入力される。従って、あ
る時刻ｔにおける任意の二つの連続するフリップフロッ
プのデータが「００」であったとすると、時刻ｔ＋１に
おける取り得るデータはｒｏｏ」、ｒｌＯ」の２組とな
る。
次に、制御信号Ｃ＋が「１」のとき、すなわち第１図に
おいて各マルチプレクサ１０５〜１０８が各フリップフ
ロップ１０１〜１０４から入力される反転出力可を選択
して出力する場合を説明す□ る、′。
おいて各マルチプレクサ１０５〜１０８が各フリップフ
ロップ１０１〜１０４から入力される反転出力可を選択
して出力する場合を説明す□ る、′。
各フリップフロップ１０１〜１０３に格納すれているデ
ータの反転出力可がＤ４〜Ｄ２として出力されると共に
、それぞれ次段のフリップフロップ１０２〜１０４に入
力される。又、フリップフロップ１０４に格納されてい
るデータの反転出力可がＤｌとして出力されると共に、
排他的論理和ゲート１０９に入力される。排他的論理和
ゲート１０９は、フリップフロップ１０３の反転出力可
′をもう一方の入力とし、その出力をフリップフロップ
１０１にフィードバックする。すなわち、ある時刻ｔで
フリップフロップ１０１に保持されているデータが「Ｏ
」であるとすると、時刻ｔ＋１でフリップフロップ１０
２には「１」が保持され、以下クロックφが入力される
度に、フリップフロップ１０３には「０」、フリップフ
ロップ１０４には「１」と反転データが順次シフトされ
ていく、従って、第１図に示した線形帰還シフトレジス
タでは、ある時刻ｔにおける゛任意の巳つの連続するフ
リップフロップのデータが「００」であったとすると、
時刻ｔ＋１において取り得るデータはｒｌｌＪ、ｒｏｌ
、となる。
ータの反転出力可がＤ４〜Ｄ２として出力されると共に
、それぞれ次段のフリップフロップ１０２〜１０４に入
力される。又、フリップフロップ１０４に格納されてい
るデータの反転出力可がＤｌとして出力されると共に、
排他的論理和ゲート１０９に入力される。排他的論理和
ゲート１０９は、フリップフロップ１０３の反転出力可
′をもう一方の入力とし、その出力をフリップフロップ
１０１にフィードバックする。すなわち、ある時刻ｔで
フリップフロップ１０１に保持されているデータが「Ｏ
」であるとすると、時刻ｔ＋１でフリップフロップ１０
２には「１」が保持され、以下クロックφが入力される
度に、フリップフロップ１０３には「０」、フリップフ
ロップ１０４には「１」と反転データが順次シフトされ
ていく、従って、第１図に示した線形帰還シフトレジス
タでは、ある時刻ｔにおける゛任意の巳つの連続するフ
リップフロップのデータが「００」であったとすると、
時刻ｔ＋１において取り得るデータはｒｌｌＪ、ｒｏｌ
、となる。
すなわち、第１図に示した本発明の帰還シフトレジスタ
型テストパターン発生器では、制御信号Ｃ１が「０」の
場合と「１」の場合の二つのモードを連続して一回ずつ
使用することにより、ある時刻ｔ＋１における任意の二
つの連続するフリッブフロップのデータがｒｏＯＪであ
った場合、時刻ｔ＋１に゛おける取り得るデータはｒｏ
ｏ’Ｊ。
型テストパターン発生器では、制御信号Ｃ１が「０」の
場合と「１」の場合の二つのモードを連続して一回ずつ
使用することにより、ある時刻ｔ＋１における任意の二
つの連続するフリッブフロップのデータがｒｏＯＪであ
った場合、時刻ｔ＋１に゛おける取り得るデータはｒｏ
ｏ’Ｊ。
ｒｌｃｘ、ｒｏｌ」、ｒｌｌＪの４種類のすべてとなる
。
。
このように、従来の帰還シフトレジスタ型テストパター
ン発生器に比較し、より多い２パターンの組を発生する
ことができるので、ＣＭＯＳ回路で構成された被テスト
回路に対し、より高い故障検出率を得ることができ、し
かもハードウェア量は従来と大差のない帰還シフトレジ
スタ型テス、ドパターン発生器を得ることができる。
ン発生器に比較し、より多い２パターンの組を発生する
ことができるので、ＣＭＯＳ回路で構成された被テスト
回路に対し、より高い故障検出率を得ることができ、し
かもハードウェア量は従来と大差のない帰還シフトレジ
スタ型テス、ドパターン発生器を得ることができる。
以上説明したように、本発明は、シフトレジスタの各段
のレジスタをフリップフロップと、マルチプレクサとで
ｔ１ｖ１成することにより、集積回路の論理機能テスト
を行ったとき、ＣＭＯＳ回路で１ｉｆｔ成された被テス
ト回路に対しても高い故障検出率を得ることができると
いう効果を有する。
のレジスタをフリップフロップと、マルチプレクサとで
ｔ１ｖ１成することにより、集積回路の論理機能テスト
を行ったとき、ＣＭＯＳ回路で１ｉｆｔ成された被テス
ト回路に対しても高い故障検出率を得ることができると
いう効果を有する。
第１図は本発明の一実施例のブロック図、第２図は従来
の帰還シフトレジスタ型テストパターン発生器のブロッ
ク図である。 １０１〜１０４・・・・・・フリップフロップ、１０５
〜１０８マルチプレクサ、１０９・・・・・・排他的論
理和ゲート、２０１〜２０４・・・・・・フリップフロ
ップ。 代理人 弁理士 内 原 晋
の帰還シフトレジスタ型テストパターン発生器のブロッ
ク図である。 １０１〜１０４・・・・・・フリップフロップ、１０５
〜１０８マルチプレクサ、１０９・・・・・・排他的論
理和ゲート、２０１〜２０４・・・・・・フリップフロ
ップ。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体集積回路内に設けられて集積回路の機能テストを
行うためのテストパターンを出力する帰還シフトレジス
タ型テストパターン発生器において、シフトレジスタを
形成する各段のレジスタがフリップフロップと、前記フ
リップフロップの出力及び反転出力のいずれか一方を選
択的に出力するマルチプレクサを備えたことを特徴とす
る帰還シフトレジスタ型テストパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231712A JPH0278979A (ja) | 1988-09-14 | 1988-09-14 | 帰還シフトレジスタ型テストパターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231712A JPH0278979A (ja) | 1988-09-14 | 1988-09-14 | 帰還シフトレジスタ型テストパターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278979A true JPH0278979A (ja) | 1990-03-19 |
Family
ID=16927830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231712A Pending JPH0278979A (ja) | 1988-09-14 | 1988-09-14 | 帰還シフトレジスタ型テストパターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278979A (ja) |
-
1988
- 1988-09-14 JP JP63231712A patent/JPH0278979A/ja active Pending
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