JPH0279465A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関し
、特に半導体基板に２つの異なる導電型の半導体領域を
有し、一方の半導体領域にはトレンチが形成されている
半導体記憶装置およびその製造方法に関するものである
。

［従来の技術］ この発明はＣＭＯＳダイナミック型ランダム・アクセス
・メモリ（以下、ＤＲＡＭと称する。）に適用されたと
き、最も好ましい効果が得られるので、以下、ＣＭＯＳ
　−ＤＲＡＭについて説明する。

ＤＲＡＭは既によく知られている。第２図はそのような
従来のＤＲＡＭの全体構成の一例を示すブロック図であ
る。

第２図を参照して、ＤＲＡＭは、記憶部分である複数の
メモリセルを含むメモリセルアレイ１００と、そのアド
レスを選択するアドレスバッファに接続された行デコー
ダ２０　Ｏｓ列デコーダ３００と、入出力回路に接続さ
れたセンスアンプを含む人出力インターフェイス部とを
備える。記憶部分である複数のメモリセルは、複数行、
複数列からなるマトリクス状に設けられている。各メモ
リセルは、行デコーダ２００に接続された対応のワード
線と、列デコーダ３００に接続された対応のビット線と
の各交点に接続され、それによってメモリセルアレイ１
００を構成している。外部から与えられる行アドレス信
号と列アドレス信号とを受けて、行デコーダ２００と列
デコーダ３００により選択された各１木のワード線とビ
ット線によってメモリセルが選択される。選択されたメ
モリセルにデータが書込まれたり、あるいはそのメモリ
セルに蓄えられていたデータが読出されたりする。この
データの読出し／書込みの指示は制御回路に与えられる
読出／書込制御信号によって行なわれる。

データはＮ（＝ｎＸｍ）ビットのメモリセルアレイ１０
０に蓄積される。読出し／書込みを行なおうとするメモ
リセルに関するアドレス情報は、行および列アドレスバ
ッファに保存され、行デコーダ２００による特定のワー
ド線の選択（９本のワード線のうち、１本のワード線の
選択）によってｍビットのメモリセルがビット線を介し
てセンスアンプに結合される。次に、列デコーダ３００
による特定のビット線の選択（ｍ本のビット線のうち、
１本のビット線の選択）によって、その中の１個のセン
スアンプが入出力回路に結合され、制御回路の指令に従
って読出し、あるいは書込みが行なイ〕れる。

第３図はメモリセルの書込み／読出し動作を説明するた
めに示されたＤＲＡＭの１つのメモリセル１０の等価回
路図である。この図によれば、１つのメモリセル１０は
１組の電界効果型トランジスタＱとキャパシタＣｓとか
らなる。電界効果型トランジスタＱのゲート電極はワー
ド線２０に接続され、一方のソース／ドレイン電極はキ
ャパシタＣｓの一方の電極につながれ、他方のソース／
ドレイン電極はビット線３０に接続されている。

データの書込み時には、ワード線２０に所定の電圧が印
加されることによって電界効果型トランジスタＱが導通
ずるので、ビット線３０に印加された電荷がキャパシタ
Ｃｓに蓄えられる。一方、データの読出し時には、ワー
ド線２０に所定の電圧が印加されることによって電界効
果型トランジスタＱが導通ずるので、キャパシタＣｓに
蓄えられていた電荷がビット線３０を介して取出される
。

第４図は折返しビット線構成のＤＲＡＭのメモリセルア
レイ部の平面配置を示す部分平面図である。第４図には
４つのメモリセルが示されており、各メモリセルは、隣
接メモリセルと分離された動作領域Ａｌ、Ａ２．Ａ３に
形成され、１組の電界効果型トランジスタＱｌ、Ｑ２．
Ｑ３．Ｑ４とキャパシタＣｓｌ、Ｃｓ２．Ｃｓ３．Ｃｓ
４とから構成される。各トランジスタＱｌ、Ｑ２．Ｑ３
゜Ｑ４を構成するゲート電極は各メモリセルに対応する
ワード線２０に連なっている。ワード線２０の上にはこ
のワード線２０と絶縁され、かつ直交するようにビット
線３０が形成されている。ビット線３０はコンタクト孔
ＣＩ、Ｃ２，ＣＢを介してメモリセルに接続されている
。第４図に示された平面パターンにおいて、キャパシタ
を基板に形成されたトレンチ内に設けた場合の■−Ｖ線
における断面は第５Ａ図〜第５Ｌ図（メモリセル形成領
域以外の領域（周辺回路）における断面も含む。

）において工程順に示されている。以下、この提案され
ているトレンチ内にキャパシタを有するＣＭＯＳ型ＤＲ
ＡＭの製造方法について第５Ａ図〜第５Ｌ図を参照して
説明する。

まず、第５Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。

次に、第５Ｂ図を参照して、窒化膜１３の上にはレジス
ト膜１４が堆積された後、所定のパターンに従って、下
敷酸化膜１２、窒化膜１３、レジスト膜１４が選択的に
除去される。これらのバターニングされた膜をマスクと
して、リンイオンまたは砒素イオン等のＮ型不純物イオ
ンが、矢印で示される方向に１０〜２００１ｃ　ｅ　Ｖ
の加速電圧でＰ型シリコン基板１の上に注入される。

さらに、第５Ｃ図を参照して、レジスト膜１４が除去さ
れた後、熱酸化が施される。これによって、イオン注入
されたＰ型シリコン基板１の上部には厚い酸化膜１２ａ
が形成され、その下の領域には注入されたＮ型不純物イ
オンが拡散されることによってＮｕ不純物拡散領域３ａ
が形成される。

その後、第５Ｄ図を参照して、窒化膜１３が除去された
後、厚い酸化膜１２ａをマスクとして矢印で示される方
向に、ボロンイオン等のＰ型不純物イオンが１０〜２０
０ｋｅＶ程度の加速電圧でＰ’４２シリコン基板１の上
に注入される。

第５Ｅ図に示すように、下敷酸化膜１２および厚い酸化
膜１２ａがドライエツチング等によって除去される。そ
の後、Ｐ型シリコン基板１に熱処理が施されることによ
って、イオン注入されたＮ型不純物イオンおよびＰ型不
純物イオンが熱拡散する。これによって、Ｐ型シリコン
基板１内にはＰ型ウェル層２とＮ型ウェル層３が形成さ
れる。

そして、第５Ｆ図に示すように、Ｐ型ウェル層２とＮ型
ウェル層３との境界部に反転防止層としてＰ型不純物拡
散領域５が形成され、その上には分離用フィールド酸化
膜４が形成される。なお、図示していないが、メモリセ
ル間の分離用フィールド酸化膜、およびトランジスタ等
の素子分離用フィールド酸化膜も同時に形成される。

第５Ｇ図を参照して、Ｐ型ウェル層２にトレンチが形成
される。このトレンチの底面部に反転防止層としてＰ型
不純物拡散領域５がイオン注入法等によって形成される
。このＰ型不純物拡散領域５の上には、素子分離のため
の厚い分離酸化膜４が形成される。トレンチの側壁部に
は、イオン注入法等によって、キャパシタの一方の電極
となるＮ型不純物拡散領域６が形成された後、熱酸化法
や化学的気相薄膜成長法等によってキャパシタ誘電体膜
１１が形成される。キャパシタ誘電体膜１１の上には、
導電性の不純物、たとえば、リンや砒素を含んだポリシ
リコン系材料を化学的気相薄膜成長法等の方法によって
堆積し、選択的に除去することにより、セルプレート９
、つまりキャパシタの他方の電極が形成される。

第５Ｈ図に示すように、シリコン基板の全面上に、酸化
膜、またはポリシリコン系材料などの電極材料、あるい
はこれらの複合構造、たとえば、比較的薄い酸化膜と電
極材料との多層構造などにより埋込堆積層１６ａが形成
される。

そして、第５！図に示すように、埋込堆積層１６ａが、
エッチバックによって、その堆積層がトレンチ内のみを
充填するように除去される。このエツチング工程におい
て、Ｐ型ウェル層２とＮｕウェル層３との間に形成され
た段差部分に残渣２２が発生する場合がある。この残渣
２２を除去するために、オーバエツチングが施されると
、埋込分離層１６がトレンチ内を完全に充填しなくなる
。

この残渣２２に起因する問題については後述する。

その後、第５１図を参照して、シリコン基板の全面上に
絶縁膜１７ａが熱酸化等の方法で形成された後、その上
にポリシリコン膜１５が堆積される。ポリシリコン膜１
５の上には所定のパターンに従ったレジスト膜１４が形
成される。

第５に図を参照して、レジスト膜１４をマスクとしてエ
ツチングが施されることにより、メモリセル形成領域と
してのＰ型ウェル層２の領域内にはゲート絶縁膜１７お
よびゲート電極と一体構成のワード線２０が形成される
。また、Ｎ型ウェル層３の領域には、同様にゲート電極
７およびゲート絶縁膜１７が間隔を隔てて形成される。

最後に、第５Ｌ図に示すように、Ｐ型ウェル層２の領域
内には、上述のように形成されたトレンチ内に形成され
るキャパシタに接続するように、各メモリセルを構成す
るＮチャネルＭＯＳトランジスタが形成される。各Ｎチ
ャネルＭＯ３）ランジスタは、ゲート電極としてのワー
ド線２０とドレインまたはソース領域となるＮ型不純物
拡散領域６１．６２とから構成される。このＮチャネル
ＭＯＳトランジスタを構成する一方のＮ型不純物拡散領
域６２は、コンタクト孔Ｃを介して、シリコン酸化膜か
らなる層間絶縁膜１８の上に形成されたアルミニウム層
等からなるビット線３０に接続される。一方、メモリセ
ル形成領域以外の領域において、ＮＷウェル層３の領域
内においては周辺回路等を構成するＰチャネルＭＯＳｌ
−ランジスタが形成される。このＰチャネルＭＯ３）ラ
ンジスタは、Ｎ型ウェル層３の領域内においてはゲート
電極７とソースまたはドレイン領域となるＰ型不純物拡
散領域５１．５２とから構成される。なお、この工程に
おけるＮチャネルＭＯＳトランジスタの形成は、メモリ
セル以外を構成するＮチャネルＭＯＳトランジスタの形
成も含む。

このようにして、トレンチ内にメモリセルのキャパシタ
セルを有するＣＭＯ３型Ｄ　ＲＡ　Ｍが形成される。

［発明が解決しようとする課ＷｒＪ］ 従来のトレンチ内にメモリセルのキャパシタセルを有す
るＣＭＯＳ型ＤＲＡＭにおいては、トレンチが形成され
るＰ型ウェル層の領域の表面が、Ｎ型ウェル層の領域の
表面よりもその水準が高くなっている。そのため、第５
Ｉ図に示したように、トレンチ溝のみに堆積層を充填す
る工程において、ウェル層間の境界領域に形成された段
差部分に堆積層の残渣が発生する場合がある。この残渣
が残されたまま、ＤＲＡＭが製造されると、この残渣に
起因する電気的な短絡等が引き起こされるという問題点
があった。また、この残渣を除去するために、オーバエ
ツチングが施されると、トレンチ内を完全に堆積層が埋
め尽くすことができなくなり、トレンチ溝の上方に形成
される配線層との電気的な短絡が引き起こされるいう問
題点があった。

そこで、この発明は上記のような問題点を解消するため
になされたもので、ウェル層間の境界領域に残渣が発生
することのない半導体記憶装置およびその製造方法を提
供することを目的とする。

［課題を解決するための手段］ この発明に従った半導体記憶装置は、半導体基板と、第
２導電型の半導体領域と、トレンチとを備えている。半
導体基板は主表面を有する第１導電型である。第２導電
型の半導体領域は半導体基板に形成されている。それに
よって、第１導電型の第１半導体領域と、第１半導体領
域の主表面より水苧の高い主表面を有する第２導電型の
第２半導体領域とに半導体基板は区分されている。トレ
ンチは第１半導体領域内に形成され、充填材料によって
充填されている。

この発明に従った半導体記憶装置の製造方法によれば、
まず、主表面を有する第１導電型の半導体基板が準備さ
れる。この半導体基板には第２導電型の半導体領域が形
成される。それによって、第１導電型の第１半導体領域
と、第１半導体領域の主表面より水準の高い主表面を有
する第２導電型の第２半導体領域とに半導体基板は区分
される。

トレンチは第１半導体領域内に形成される。このトレン
チ内を充填材料で充填するために、第１半導体領域の主
表面と第２半導体領域の主表面の上に充填材料が堆櫃さ
れる。トレンチ内に前記充填材料を充填した状態で、第
１半導体領域の主表面が露出するように、充填材料は除
去される。

［作用］ この発明においては、トレンチが形成される第１半導体
領域の主表面の水準は、第２半導体領域の主表面の水準
よりも低くなっている。そのため、第１半導体領域に形
成されたトレンチを充填材料によって充填するとき、充
填材料の残渣が、第１半導体領域と第２半導体領域との
境界面に形成された段差部分に発生することはない。し
たがって、電気的な短絡等の問題が引き起こされること
はない。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１Ａ図〜第１Ｋ図はこの発明に従った半導体記憶装置
の製造方法の一例、たとえば、トレンチ内にメモリセル
のキャパシタセルを有するＣＭＯ８型ＤＲＡＭの製造方
法を工程順に示す断面図であり、第５Ａ図〜第５Ｌ図に
示された断面部分と同様の部分を示している。

まず、第１Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。

次に、第１Ｂ図を参照して、窒化膜１３の上にレジスト
膜１４が堆積された後、所定のパターンに従って、下敷
酸化膜１２、窒化膜１３、レジスト膜１４が選択的に除
去される。

さらに、第１Ｃ図を参照して、レジスト膜１４が除去さ
れた後、熱酸化が施される。これによって、窒化膜１３
によって覆われていないＰ型シリコン基板１の表面には
厚い酸化膜１２ａが形成される。

その後、第１Ｄ図を参照して、窒化膜１３が除去された
後、１１い酸化膜１２ａをマスクとして、リンイオンま
たは砒素イオン等のＮ型不純物イオンが、矢印で示され
る方向に１０〜２００ｋｅＶ程度の加速電圧でＰ型シリ
コン基板１の上に注入される。

第１Ｅ図に示すように、厚い酸化膜１２ａおよび下敷酸
化膜１２が除去された後、Ｎ型不純物イオンが注入され
た領域の上にレジスト膜１４が選択的に形成される。こ
のレジスト膜１４をマスクとして矢印で示される方向に
、ボロンイオン等のＰ型不純物イオンが１０〜２００ｋ
ｅＶ程度の加速電圧でＰ型シリコン基板１の上に注入さ
れる。

そして、第１Ｆ図に示すように、Ｐ型不純物イオンの注
入用マスクとして用いられたレジスト膜１４か除去され
る。その後、Ｐ型シリコン基板１に熱処理が施されるこ
とによって、イオン注入されたＮ型不純物イオンおよび
Ｐ型不純物イオンが熱拡散する。これによって、Ｐ型シ
リコン基板１内にはＰ型ウェル層２とＮ型ウェル層３が
形成される。このＰ型ウェル層２におけるシリコン基板
の主表面の水準は、Ｎ型ウェル層３の領域におけるシリ
コン基板の主表面の水準よりも低くなるように形成され
る。

第１Ｇ図を参照して、Ｐ型ウェル層２とＮ型ウェル層３
との境界部に反転防止層としてＰ型不純物拡散領域５が
形成され、その上には分離用フィールド酸化膜４が形成
される。なお、図示していないが、メモリセル間の分離
用フィールド酸化膜、およびトランジスタ等の素子分離
用フィールド酸化膜も同時に形成される。

さらに、第１Ｈ図に示すように、Ｐ型ウェル層２にトレ
ンチが形成される。このトレンチ溝Ｔｒの底面部には、
イオン注入法等によって反転防止層としてのＰ型不純物
拡散領域５が形成される。

このＰ型不純物拡散領域５の上には素子分離のための厚
い分離酸化膜４が形成される。トレンチの側壁部には、
イオン注入法等によって、キャパシタの一方の電極とな
るＮ型不純物拡散領域６が形成された後、熱酸化法や化
学的気相薄膜成長法等によってキャパシタ誘電体膜１１
が形成される。

キャパシタ誘電体膜１１の上には、導電性の不純物、た
とえば、リンや砒素を含んだポリシリコン系材料を化学
的気相薄膜成長法などの方法によって堆積し、選択的に
除去することにより、つまり、セルプレート９が形成さ
れる。

次に、第１Ｉ図を参照して、シリコン基板の全面上に酸
化膜、またはポリシリコン系材料などの電極材料、ある
いはこれらの複合構造、たとえば、比較的薄い酸化膜と
電極材料との多層構造などにより埋込堆積層１６ａが形
成される。

第１Ｊ図に示すように、この埋込堆積層１６ａがエッチ
バックによって除去される。このとき、埋込堆積層１６
ａは、Ｐ！ｌ１２ウェル層２の領域に形成されたトレン
チ溝Ｔ「のみを充填し、シリコン基板の主表面に対して
平坦化されるように、つまりＰ型ウェル層２の主表面が
露出するように除去される。このエツチング工程におい
て、トレンチは、Ｎ型ウェル層３におけるシリコン基板
の表面の水準に対して低い水準を６する領域、すなわち
、Ｐ型ウェル層２の領域内に形成されているので、Ｐ型
ウェル層２とＮ型ウェル層３との間の境界部分に残渣が
発生することはない。

最後に、第１Ｋ図に示すように、Ｐ型ウェル層２の領域
内には、上述のように形成されたトレンチ内に形成され
たキャパシタに接続するように各メモリセルを構成する
ＮチャネルＭＯ３）ランジスタが形成される。各Ｎチャ
ネルＭＯＳ）ランジスタは、ゲート電極としてのワード
線２０とドレインまたはソース領域となるＮ型不純物拡
散領域６１．６２とから構成される。このＮチャネルＭ
ＯＳトランジスタを構成する一方のＮ型不純物拡散領域
６２は、コンタクト孔Ｃを介して、シリコン酸化膜から
なる層間絶縁膜１８の上に形成されたアルミニウム層等
からなるビット線３０に接続される。一方、メモリセル
形成領域以外の領域においては、Ｎ型ウェル層３の領域
内においては、周辺回路等を構成するＰチャネルＭＯＳ
トランジスタが形成される。このＰチャネルＭＯ３）ラ
ンジスタは、Ｎ型ウェル層３内においてはゲート？Ｉｉ
極７とＰ型不純物拡散領域５１．５２とから構成される
。

このようにして、トレンチが形成される半導体領域にお
けるシリコン基板の主表面の水準が、他の゛ト導体領域
におけるシリコン基板の主表面の水塾よりも低くなって
いる、トレンチ内にメモリセルのキャパシタを有するＣ
ＭＯ３型ＤＲＡＭが形成される。

なお、上記実施例においては、Ｐ型シリコン基板内にＰ
型ウェル層とＮ型ウェル層とを形成する例について示し
たが、Ｐ型シリコン基板内にＮ型ウェル層のみを形成す
るＣＭＯ３！４！！ＤＲＡＭについても本発明は適用さ
れ得る。

［発明の効果〕 以上のように、この発明によればトレンチが形成される
半導体領域の主表面の水■が、他の半導体領域の主表面
の水準よりも低くなっている。そのため、トレンチを充
填材料によって充填する工程において、半導体領域間の
境界部に形成される段差部分に残渣が発生することはな
い。したがって、電気的な短絡が引き起こされることの
ない半導体記憶装置を提供することが可能になる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図、第１Ｈ図、第１Ｉ図、第１Ｊ図、
第１Ｋ図はこの発明に従った半導体記憶装置の製造方法
、たとえば、トレンチ・キャパシタセルを有するＣＭＯ
５型ＤＲＡＭの製造方法を工程順に示す断面図である。 第２図は従来のＤＲＡＭの全体構成を示すブロック図で
ある。 第３図は第２図に示されたＤ　ＲＡ　Ｆｖｌの１つのメ
モリセルに対応する等価回路図である。 第４図は従来のＤＲＡＭのメモリセル形成領域を示す部
分平面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図、第５Ｈ図、第５■図、第５Ｊ図、
第５に図、第５Ｌ図は、従来の半導体記憶装置の製造方
法、たとえば、トレンチ・キャパシタセルを有するＣＭ
ＯＳ型ＤＲＡＭの製造方法を工程順に示す断面図である
。 図において、１はＰ型シリコン基板、２はＰ型ウェル層
、３はＮ型ウェル層、１６ａは埋込堆積層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）主表面を有する第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の半導体領域と
   を備え、 第１導電型の第１半導体領域と、前記第１半導体領域の
   主表面より水準の高い主表面を有する第２導電型の第２
   半導体領域とに前記半導体基板は区分され、 前記第１半導体領域内に形成され、充填材料によって充
   填されたトレンチとを備えた、半導体記憶装置。
2. （２）主表面を有する第１導電型の半導体基板を準備す
   る工程と、 前記半導体基板に第２導電型の半導体領域を形成するこ
   とによって、第１導電型の第１半導体領域と、前記第１
   半導体領域の主表面より水準の高い主表面を有する第２
   導電型の第２半導体領域とに前記半導体基板を区分する
   工程と、 前記第１半導体領域内にトレンチを形成する工程と、 前記トレンチ内を充填材料で充填するために、前記第１
   半導体領域の主表面と前記第２半導体領域の主表面の上
   に前記充填材料を堆積する工程と、前記トレンチ内に前
   記充填材料を充填した状態で、前記第１半導体領域の主
   表面が露出するように、前記充填材料を除去する工程と
   を備えた、半導体記憶装置の製造方法。