JPH0325973A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0325973A JPH0325973A JP1161651A JP16165189A JPH0325973A JP H0325973 A JPH0325973 A JP H0325973A JP 1161651 A JP1161651 A JP 1161651A JP 16165189 A JP16165189 A JP 16165189A JP H0325973 A JPH0325973 A JP H0325973A
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- memory cell
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- Pending
Links
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
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- 229920002120 photoresistant polymer Polymers 0.000 abstract description 15
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業−Ｌの利用分野
本発明は、微細な半導体装置、特に半導体記憶装置に関
するものである。
するものである。
従来の技術
半噂体装置の集積化は留まることなく進化している。特
に半樺体記ＩＦ袋置ではチップ面積を可能な限りまで小
さくし、チップ歩留まりの向上を目指しているのが現状
である。半導体記憶装置は、そのチップ面積の大部分を
メモリーセル部分が占めている。よってメモリーセルを
如何にして小さく、安定して作れるかが半導体記憶装置
製造の生命となる。従来は、そのデバイスの最小デザイ
ンルールをメモリーセルに使用し、メモリーセル以外の
周辺回路部分には若干マージンを持たせたデザインルー
ルを使用してきた。この理由は、メモノーセル部分は同
一パターンの繰り返しで形成されており、全体として段
差の少ない形状が得られるのに対し、周辺回路部分はさ
まざまなパターンが混在し、非常に凹凸が大きい形状と
なりやすいため最小のデザインルールを採用できないの
である。第２図に従来の半導体記憶装置の断面構造を示
す。第２図ａは、メモリーセル部分の断面図、第２図ｂ
は周辺回路部分の断面図である。
に半樺体記ＩＦ袋置ではチップ面積を可能な限りまで小
さくし、チップ歩留まりの向上を目指しているのが現状
である。半導体記憶装置は、そのチップ面積の大部分を
メモリーセル部分が占めている。よってメモリーセルを
如何にして小さく、安定して作れるかが半導体記憶装置
製造の生命となる。従来は、そのデバイスの最小デザイ
ンルールをメモリーセルに使用し、メモリーセル以外の
周辺回路部分には若干マージンを持たせたデザインルー
ルを使用してきた。この理由は、メモノーセル部分は同
一パターンの繰り返しで形成されており、全体として段
差の少ない形状が得られるのに対し、周辺回路部分はさ
まざまなパターンが混在し、非常に凹凸が大きい形状と
なりやすいため最小のデザインルールを採用できないの
である。第２図に従来の半導体記憶装置の断面構造を示
す。第２図ａは、メモリーセル部分の断面図、第２図ｂ
は周辺回路部分の断面図である。
なお、１はシリコン基板、２は分離領域、３はゲート電
極、４は層間絶縁膜、５は金属配線層、６は保護膜であ
．る。
極、４は層間絶縁膜、５は金属配線層、６は保護膜であ
．る。
また、シリコン基板１の表面は第２図ａ．ｂとも同一面
である。
である。
このようにメモリーセル部分と周辺回路部分の断面構造
はかなり異なっている。これらの図からもわかるように
メモリーセル部分は一定の連続パターンで形成されてい
るのに対し、周辺回路部分はかなり複雑な断面構造を呈
しているのが現状である。
はかなり異なっている。これらの図からもわかるように
メモリーセル部分は一定の連続パターンで形成されてい
るのに対し、周辺回路部分はかなり複雑な断面構造を呈
しているのが現状である。
発明が解決しようとする課題
しかしながら従来の構造では、周辺回路部分のデザイン
ルールを詰めたところでそのチップ面積の縮小にはほと
んど結びつかず、結局メモリーセル部分に無理のあるデ
ザインルールを用いなければチップ面積の縮小が達成で
きなかった。本発明は上記課題を解決するものであり、
周辺回路部分に従来方法の最小デザインルールを使用し
ながらもメモリーセル部分をさらに小さなデザインルー
ルを使用できるものであり、半導体記憶装置のチップ面
積縮小に大きな効果が得られるものである。
ルールを詰めたところでそのチップ面積の縮小にはほと
んど結びつかず、結局メモリーセル部分に無理のあるデ
ザインルールを用いなければチップ面積の縮小が達成で
きなかった。本発明は上記課題を解決するものであり、
周辺回路部分に従来方法の最小デザインルールを使用し
ながらもメモリーセル部分をさらに小さなデザインルー
ルを使用できるものであり、半導体記憶装置のチップ面
積縮小に大きな効果が得られるものである。
課題を解決するための手段
本発明の半導体装置はシリコン基板を浅く削ったシャロ
ートレンチ領域に例えば周辺回路部分のような表面段差
が大きい回路部分が形成され、シリコン基板を削らない
領域に例えばメモリーセルのような前記回路部分よりも
表面段差が小さい回路部分が形成されたものである。
ートレンチ領域に例えば周辺回路部分のような表面段差
が大きい回路部分が形成され、シリコン基板を削らない
領域に例えばメモリーセルのような前記回路部分よりも
表面段差が小さい回路部分が形成されたものである。
作用
本発明の構成では、メモリーセル形成部分と周辺回路形
成部分において半導体基板に段差が生し、バターニング
する際のフォトレジスト膜の膜厚がメモリーセル形成部
分と周辺回路形成部分とで異なってくる。つまり、メモ
リーセル形成部分のフォトレジスト膜厚のみを薄くする
ことが可能となる。フォトレジスト膜の膜厚が薄くなれ
ば解像度が上がり、メモリーセル部分のより微細なパタ
ーニングが可能となる。
成部分において半導体基板に段差が生し、バターニング
する際のフォトレジスト膜の膜厚がメモリーセル形成部
分と周辺回路形成部分とで異なってくる。つまり、メモ
リーセル形成部分のフォトレジスト膜厚のみを薄くする
ことが可能となる。フォトレジスト膜の膜厚が薄くなれ
ば解像度が上がり、メモリーセル部分のより微細なパタ
ーニングが可能となる。
一般に半導体記憶装置のメモリーセル部分は同様なパタ
ーンの繰り返しとなっており、フォトレジスト膜の膜厚
を周辺回路部分に比べて薄くしても表面の凹凸が少ない
ため問題は発生しない。
ーンの繰り返しとなっており、フォトレジスト膜の膜厚
を周辺回路部分に比べて薄くしても表面の凹凸が少ない
ため問題は発生しない。
方、周辺回路部分では一般的に複雑なパターンが存在し
、局部的に凸んだ部分がある。よってフォトレジスト膜
の膜厚を薄くしたら不都合が発生する場合があるが本発
明では周辺回路部分ではフォトレジスト膜が厚くなるた
め不都合がなくなる。
、局部的に凸んだ部分がある。よってフォトレジスト膜
の膜厚を薄くしたら不都合が発生する場合があるが本発
明では周辺回路部分ではフォトレジスト膜が厚くなるた
め不都合がなくなる。
実施例
本発明の半導体装置の一実施例について図面を参照しな
がら説明する。本発明を用いた半導体記憶装置の断面図
を第１図ｈに、その製造方法の工程断面図を第１図ａ−
ｈに示す。この半導体記憶装置は、シリコン基板１の表
面に０．５μｍ窪んだ領域Ａの表面上に分離領域７，ゲ
ート電極８，電極配線層８１，層間絶縁膜１，金属絶Ｉ
！ｌｌＩ１０および保護膜１２とで周辺回路部分が形成
され、領域Ａ以外の領域Ｂの表面上に分離領域７，ゲー
ト電極８，層間絶縁膜９，金属配線層１０および保護膜
１２とでメモリーセル部分が形成された構造である。
がら説明する。本発明を用いた半導体記憶装置の断面図
を第１図ｈに、その製造方法の工程断面図を第１図ａ−
ｈに示す。この半導体記憶装置は、シリコン基板１の表
面に０．５μｍ窪んだ領域Ａの表面上に分離領域７，ゲ
ート電極８，電極配線層８１，層間絶縁膜１，金属絶Ｉ
！ｌｌＩ１０および保護膜１２とで周辺回路部分が形成
され、領域Ａ以外の領域Ｂの表面上に分離領域７，ゲー
ト電極８，層間絶縁膜９，金属配線層１０および保護膜
１２とでメモリーセル部分が形成された構造である。
次に、この構造を得るための製造方法について説明する
。
。
まず、シリコン基板１の上に酸化シリコン膜２を選択的
に形成し、これをマスクとして０．５μｍシリコンエッ
チングを行い、シャロートレンチ領域３を形成する（第
１図ａ〉。この図面においてシャロートレンチ部分３が
周辺回路形成部分となる領域であり、その他の部分がメ
モリーセル形成部分となる。酸化シリコン膜を除去した
後、酸化を行いさらにＬＰＣＶＤ法を用いてシリコンナ
イトライド膜５を１５０ｎｍ成長させ、７ォ１・レジス
ト膜６を膜厚１μｍ回転塗布する（第１図ｈ）。
に形成し、これをマスクとして０．５μｍシリコンエッ
チングを行い、シャロートレンチ領域３を形成する（第
１図ａ〉。この図面においてシャロートレンチ部分３が
周辺回路形成部分となる領域であり、その他の部分がメ
モリーセル形成部分となる。酸化シリコン膜を除去した
後、酸化を行いさらにＬＰＣＶＤ法を用いてシリコンナ
イトライド膜５を１５０ｎｍ成長させ、７ォ１・レジス
ト膜６を膜厚１μｍ回転塗布する（第１図ｈ）。
この時、フォトレジスト膜５の膜厚がメモリーセル形成
部分で約０．５μｍ、周辺回路形成部分で約１．０μｍ
と異なる。このためシリコンナイトライド膜５のパター
ニングを行なうと、当然メモリーセル形成部分の方が微
細なパターニングが可能となる（第ｌ図Ｃ）。続いて、
シリコンナイトライド膜５をマスクとして酸化を行い分
離領域７を形成する（第１図ｄ）。次に表面にゲー１・
酸化膜を形成したのち、多結晶シリコン膜を選択的に形
成してゲート電極８と電極配線層８１を形成する（第１
図ｅ）。そして表面に層間絶縁膜９を形成する（第１図
ｆ）。次に金属配線材料をスパッタリング法で蒸着し、
フォトレジスト膜１１を膜厚１．５μｍ回転塗布し、金
属配線層１０のパターニングを行なう（第１［Ｊｇ）。
部分で約０．５μｍ、周辺回路形成部分で約１．０μｍ
と異なる。このためシリコンナイトライド膜５のパター
ニングを行なうと、当然メモリーセル形成部分の方が微
細なパターニングが可能となる（第ｌ図Ｃ）。続いて、
シリコンナイトライド膜５をマスクとして酸化を行い分
離領域７を形成する（第１図ｄ）。次に表面にゲー１・
酸化膜を形成したのち、多結晶シリコン膜を選択的に形
成してゲート電極８と電極配線層８１を形成する（第１
図ｅ）。そして表面に層間絶縁膜９を形成する（第１図
ｆ）。次に金属配線材料をスパッタリング法で蒸着し、
フォトレジスト膜１１を膜厚１．５μｍ回転塗布し、金
属配線層１０のパターニングを行なう（第１［Ｊｇ）。
第１図ｇに示すように金属配線材料上の７ォトレジスト
膜の膜厚の最も薄い箇所は、メモリーセル部分，周辺回
路部分ともに杓０．６μｍである。このようにメモリー
セル形成部分と周辺回路形成部分に段差をつけることに
より、段差の大きい後工程においてフォトレジスト膜の
最小膜厚を揃えることができる。つまり必要最小量のフ
ォトレジスト膜厚でメモリーセル部分と周辺回路部分と
もにパターン形成が可能となり微細化が達成できるので
ある。
膜の膜厚の最も薄い箇所は、メモリーセル部分，周辺回
路部分ともに杓０．６μｍである。このようにメモリー
セル形成部分と周辺回路形成部分に段差をつけることに
より、段差の大きい後工程においてフォトレジスト膜の
最小膜厚を揃えることができる。つまり必要最小量のフ
ォトレジスト膜厚でメモリーセル部分と周辺回路部分と
もにパターン形成が可能となり微細化が達成できるので
ある。
金属配線層１０を形成した後、保護膜１２を形威し完成
する（第１図ｈ ）。
する（第１図ｈ ）。
なお、実施例では半導体記憶装置について説明したが、
これに限られるわけでなく、表面の凹凸が大きい回路部
分と小さい回路部分があれば、本発明が適用できる。
これに限られるわけでなく、表面の凹凸が大きい回路部
分と小さい回路部分があれば、本発明が適用できる。
発明の効果
このように本発明を用いると容易にメモリーセル部分の
ような表面の凹凸が小さい回路部分と周辺回路部分のよ
うな表面の凹凸が大きい回路部分ともに微細化が可能と
なり、半導体装置の微細化に大きな効果が与えられるも
のである。
ような表面の凹凸が小さい回路部分と周辺回路部分のよ
うな表面の凹凸が大きい回路部分ともに微細化が可能と
なり、半導体装置の微細化に大きな効果が与えられるも
のである。
第１図に本発明を用いた半導体記憶装置の製造方法を示
す工程断面図、第２図に従来の半導体記憶装置の断面図
を示す。 １・・・・・・シリコン基板、２・・・・・・酸化シリ
コン膜、３・・・・・・シャロートレンチ領域、４・・
・・・・シリコン酸化膜、５・・・・・・シリコンナイ
トライド膜、６・・・・・・フォトレジスト膜、７・・
・・・・分離領域、８・・・・・・ゲート電極、９・・
・・・・層間絶縁膜、１０・・・・・・金属配線層、１
１・・・・・・フォトレジスト膜、１２・・・・・・保
護膜、８１・・・・・・電極配線層。
す工程断面図、第２図に従来の半導体記憶装置の断面図
を示す。 １・・・・・・シリコン基板、２・・・・・・酸化シリ
コン膜、３・・・・・・シャロートレンチ領域、４・・
・・・・シリコン酸化膜、５・・・・・・シリコンナイ
トライド膜、６・・・・・・フォトレジスト膜、７・・
・・・・分離領域、８・・・・・・ゲート電極、９・・
・・・・層間絶縁膜、１０・・・・・・金属配線層、１
１・・・・・・フォトレジスト膜、１２・・・・・・保
護膜、８１・・・・・・電極配線層。
Claims (2)
- （１）半導体基板上の窪んだ領域に表面段差が大きい回
路部分が形成され、前記窪んだ領域以外の前記半導体基
板上に前記回路部分よりも表面段差が小さい回路部分が
形成されていることを特徴とする半導体装置。 - （２）半導体基板上の窪んだ領域に周辺回路部分が形成
され、前記窪んだ領域以外の前記半導体基板上にメモリ
ー回路部分が形成されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161651A JPH0325973A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161651A JPH0325973A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325973A true JPH0325973A (ja) | 1991-02-04 |
Family
ID=15739240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161651A Pending JPH0325973A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325973A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246861A (ja) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | 半導体装置 |
| JPS63266866A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0250476A (ja) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0279465A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
-
1989
- 1989-06-23 JP JP1161651A patent/JPH0325973A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246861A (ja) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | 半導体装置 |
| JPS63266866A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0250476A (ja) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0279465A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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