JPH0281030A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH0281030A JPH0281030A JP63234429A JP23442988A JPH0281030A JP H0281030 A JPH0281030 A JP H0281030A JP 63234429 A JP63234429 A JP 63234429A JP 23442988 A JP23442988 A JP 23442988A JP H0281030 A JPH0281030 A JP H0281030A
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- JP
- Japan
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- bus line
- gate bus
- gate
- thin film
- active matrix
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- Pending
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、液晶等と組み合わせてマトリクス表示装置を
構成するための、薄膜トランジスタアレイを有するアク
ティブマトリクス基板に関する。
構成するための、薄膜トランジスタアレイを有するアク
ティブマトリクス基板に関する。
（従来の技術）
薄膜トランジスタ（以下では、ｒＴＦＴ、と称する）を
用いて絵素電極を駆動するマトリクス表示装置は高品位
の表示が可能である。しかし、そのような表示装置に用
いられるアクティブマトリクス基板は、製造歩留りが比
較的低く、また製造コストが高くなるという問題があっ
た。そこで、製造プロセスの簡略化、並びに製造時に必
要なマスク枚数の低減等が可能な構成を有するアクティ
ブマトリクス基板の開発が盛んに行われている。
用いて絵素電極を駆動するマトリクス表示装置は高品位
の表示が可能である。しかし、そのような表示装置に用
いられるアクティブマトリクス基板は、製造歩留りが比
較的低く、また製造コストが高くなるという問題があっ
た。そこで、製造プロセスの簡略化、並びに製造時に必
要なマスク枚数の低減等が可能な構成を有するアクティ
ブマトリクス基板の開発が盛んに行われている。
そのような従来のアクティブマトリクス基板の一例を説
明する。
明する。
第６図は、従来のアクティブマトリクス基板の概略構成
を示す平面図である。第６図に於いて、１は絵素電極、
２はＴＦＴ、１０１は基板、１０２はＴＦＴ２のゲート
電極に接続されるゲートバスライン、４はソースパスラ
インを示す、このアクティブマトリクス基板の製造方法
を、第６図のＡ−Ａ線に沿う断面（ゲートバスライン部
分の断面）を示している第７図（ａ）〜（ｅ）、並びに
各工程に於ける平面図である第８図〜第１０図を参照し
つつ説明する。
を示す平面図である。第６図に於いて、１は絵素電極、
２はＴＦＴ、１０１は基板、１０２はＴＦＴ２のゲート
電極に接続されるゲートバスライン、４はソースパスラ
インを示す、このアクティブマトリクス基板の製造方法
を、第６図のＡ−Ａ線に沿う断面（ゲートバスライン部
分の断面）を示している第７図（ａ）〜（ｅ）、並びに
各工程に於ける平面図である第８図〜第１０図を参照し
つつ説明する。
先ず、透明な絶縁性基板１０１の表面にケート電極を構
成するためのＴａ等の導電ｆ＊層を蒸着等により全面に
形成し、フォトリソグラフ法によりパターニングして、
ゲートバスライン１０２及びゲート電８ｉ！１０２ ａ
を形成する（第７図（ａ）及び第８図）。
成するためのＴａ等の導電ｆ＊層を蒸着等により全面に
形成し、フォトリソグラフ法によりパターニングして、
ゲートバスライン１０２及びゲート電８ｉ！１０２ ａ
を形成する（第７図（ａ）及び第８図）。
次に、第７図（ｂ）に示すように、Ｐ−ＣＶＤ法により
、窒化シリコン膜からなるゲート絶縁膜１、０３、ａ−
３ｉ（ｉ）半導体層１０４、及びａ−３ｉ（ｎ”）半導
体層１０５を形成する。更に、スパッタリング又は蒸着
により、ソースパスラインを構成するための金属材料か
らなる導電体層１０６を形成する。しかる後、連続成膜
した上記の４層１０３〜１０６をフォトリソグラフ法に
より平面視同一形状にパターニングする（第９図の斜線
を付した部分Ｘを参照）。即ち、このパターニングによ
り、ＴＰＴ２のソースｔｉ及びドレインを極並びにソー
スパスラインが形成される領域Ｘ上にそれら４層の積層
構造が残される。このとき、第７図（ｃ）から明らかな
ように、ゲートバスライン１０２上ではそれら４層の積
層膜が除去されている。
、窒化シリコン膜からなるゲート絶縁膜１、０３、ａ−
３ｉ（ｉ）半導体層１０４、及びａ−３ｉ（ｎ”）半導
体層１０５を形成する。更に、スパッタリング又は蒸着
により、ソースパスラインを構成するための金属材料か
らなる導電体層１０６を形成する。しかる後、連続成膜
した上記の４層１０３〜１０６をフォトリソグラフ法に
より平面視同一形状にパターニングする（第９図の斜線
を付した部分Ｘを参照）。即ち、このパターニングによ
り、ＴＰＴ２のソースｔｉ及びドレインを極並びにソー
スパスラインが形成される領域Ｘ上にそれら４層の積層
構造が残される。このとき、第７図（ｃ）から明らかな
ように、ゲートバスライン１０２上ではそれら４層の積
層膜が除去されている。
次に、絵素電極１となる透明導電体層１０７をスパッタ
リング又は蒸着により全面に形成する（第７図（ｄ））
。その後、フォトリソグラフ法により導電体層１０７を
パターニングする（第７図（ｅ））。導電体層１０７は
ソースパスライン又はソース電極及びドレイン電極上に
パターニングされ（第１０図）、これをマスクとして、
導電体層１０６をフォトリソグラフ法によりパターニン
グし、ソース電極及びトレイン電極を形成する。
リング又は蒸着により全面に形成する（第７図（ｄ））
。その後、フォトリソグラフ法により導電体層１０７を
パターニングする（第７図（ｅ））。導電体層１０７は
ソースパスライン又はソース電極及びドレイン電極上に
パターニングされ（第１０図）、これをマスクとして、
導電体層１０６をフォトリソグラフ法によりパターニン
グし、ソース電極及びトレイン電極を形成する。
また、ａ−Ｓｉ（ｎ”）半導体層１０５によりＴＦＴ２
のチャネル部分を形成する。
のチャネル部分を形成する。
上述の構成では、製造に際して使用するマスクの枚数を
３枚で済ますことができ、更に、フォトリソグラフ工程
の数も低減されるので、製造工程を簡略化することが可
能である。
３枚で済ますことができ、更に、フォトリソグラフ工程
の数も低減されるので、製造工程を簡略化することが可
能である。
（発明が解決しようとする課題）
従来のアクティブマトリクス基板では、絵素電極用導電
体層１０７を蒸着し、該導電体層１０７をパターニング
した後には、第７図（ｅ）に示すように、ゲートバスラ
イン１０２は露出したままである。また、ソース電極、
ドレイン電極等の形成工程では、ゲートバスライン１０
２が露出されたままとされている（第７図（Ｃ））。
体層１０７を蒸着し、該導電体層１０７をパターニング
した後には、第７図（ｅ）に示すように、ゲートバスラ
イン１０２は露出したままである。また、ソース電極、
ドレイン電極等の形成工程では、ゲートバスライン１０
２が露出されたままとされている（第７図（Ｃ））。
このように従来の基板の構成では、ゲートバスライン１
０２が製造工程の後半では露出されることになるので、
各エツチング工程で使用されるエッチャント等によりゲ
ートバスライン１０２が損傷を強く受けるという問題が
あった。
０２が製造工程の後半では露出されることになるので、
各エツチング工程で使用されるエッチャント等によりゲ
ートバスライン１０２が損傷を強く受けるという問題が
あった。
また、ゲート電極上にはゲー）・絶縁潤が形成されてい
るが、ゲートバスライン１０２の上部では途中の工程に
於いて絶縁膜層が除去されるのでゲートバスラインが露
出しており、ゲート信号が液晶層へリークすることがあ
るという問題もあった。
るが、ゲートバスライン１０２の上部では途中の工程に
於いて絶縁膜層が除去されるのでゲートバスラインが露
出しており、ゲート信号が液晶層へリークすることがあ
るという問題もあった。
従って、本発明の目的は、製造工程の簡略化及び使用マ
スク枚数の低減が可能であり、しがも上述のようなゲー
トバスラインの損傷やゲート信号のゲートバスラインか
らのリークを解消し得るアクティブマトリクス基板を提
供することにある。
スク枚数の低減が可能であり、しがも上述のようなゲー
トバスラインの損傷やゲート信号のゲートバスラインか
らのリークを解消し得るアクティブマトリクス基板を提
供することにある。
（課題を解決するための手段）
本発明のアクティブマトリクス基板は、絶縁性基板と、
該絶縁性基板上にマトリクス状に配置された絵素電極を
駆動するための薄膜トランジスタと、該薄膜トランジス
タのゲート電極に接続されたゲートバスラインとを備え
たアクティブマトリクス基板であって、該薄膜トランジ
スタのゲート電極上に形成されるゲート絶縁膜と同一の
絶縁材料により形成される絶縁膜層と、該絶縁膜層上に
積層された半導体薄膜層とを有する被覆層が、該ゲート
バスラインを覆うように該ゲートバスライン上に形成さ
れており、そのことにより上記目的が達成される。
該絶縁性基板上にマトリクス状に配置された絵素電極を
駆動するための薄膜トランジスタと、該薄膜トランジス
タのゲート電極に接続されたゲートバスラインとを備え
たアクティブマトリクス基板であって、該薄膜トランジ
スタのゲート電極上に形成されるゲート絶縁膜と同一の
絶縁材料により形成される絶縁膜層と、該絶縁膜層上に
積層された半導体薄膜層とを有する被覆層が、該ゲート
バスラインを覆うように該ゲートバスライン上に形成さ
れており、そのことにより上記目的が達成される。
（実施例）
本発明を実施例について以下に説明する。
第２図に本発明アクティブマトリクス基板の１実施例の
平面図を示す。また、ゲートバスラインの形成されてい
る領域の各工程に於ける第２図のＢ−Ｂ線に沿う断面図
を第１図（ａ）〜（ｅ）に示す。本実施例の製造工程を
説明する。
平面図を示す。また、ゲートバスラインの形成されてい
る領域の各工程に於ける第２図のＢ−Ｂ線に沿う断面図
を第１図（ａ）〜（ｅ）に示す。本実施例の製造工程を
説明する。
先ず、透明な絶縁性基板２０１上に、ゲート金属として
用いるＴａを３０００〜５０００人の厚さに蒸着し、該
Ｔａ層をフォトリソグラフ法によりパターニングして、
ゲートバスライン２０２及びゲート電極２０２ａを形成
する（第１図（ａ）及び第３図）。
用いるＴａを３０００〜５０００人の厚さに蒸着し、該
Ｔａ層をフォトリソグラフ法によりパターニングして、
ゲートバスライン２０２及びゲート電極２０２ａを形成
する（第１図（ａ）及び第３図）。
次に、第１図（ｂ）に示すように、Ｐ−ＣＶＤ法により
、窒化シリコン膜からなるゲート絶縁膜２０３（厚さ、
３０００〜５０００人〉、ａ−Ｓｉ （ｉ）半導体薄膜
層２０４（厚さ、１００〜１０００人）、及びａ−３ｉ
（ｎ”）半導体薄膜層２０５（厚さ、１００〜１００
０人）を形成し、更にスパッタリング又は蒸着により、
ソースパスライン及びソース電極を形成するためのＴｉ
からなる金属薄膜層２０６（厚さ、２０００〜４０００
人）を連続成膜する。
、窒化シリコン膜からなるゲート絶縁膜２０３（厚さ、
３０００〜５０００人〉、ａ−Ｓｉ （ｉ）半導体薄膜
層２０４（厚さ、１００〜１０００人）、及びａ−３ｉ
（ｎ”）半導体薄膜層２０５（厚さ、１００〜１００
０人）を形成し、更にスパッタリング又は蒸着により、
ソースパスライン及びソース電極を形成するためのＴｉ
からなる金属薄膜層２０６（厚さ、２０００〜４０００
人）を連続成膜する。
しかる後、連続成膜した上述の４層２０３〜２０６をフ
ォトリングラフ法により同一形状にバターニングする（
第４図の斜線を付した部分Ｙ及び第１図（Ｃ）参照）。
ォトリングラフ法により同一形状にバターニングする（
第４図の斜線を付した部分Ｙ及び第１図（Ｃ）参照）。
第４図及び第１図（ｃ）から明らかなように、本実施例
では、連続成膜された４層２０３〜２０６がゲートバス
ライン２０２上に於いても残存されている。
では、連続成膜された４層２０３〜２０６がゲートバス
ライン２０２上に於いても残存されている。
次に、絵素電極１となる導電体層２０７を、■ＴＯ膜（
膜厚は５００〜３０００人）のスパッタリング又は蒸着
により全面に形成する（第１図（ｄ）参照）。
膜厚は５００〜３０００人）のスパッタリング又は蒸着
により全面に形成する（第１図（ｄ）参照）。
その後、フォトリソグラフ法により、この導電体層２０
７をパターニングする（第５図）。このとき、ＴＰＴ２
のチャネル部分のソース電極トレイン電極のＴｉを、先
にバターニングした導電体層２０７をマスクとして、フ
ォトリソグラフ法により形成する９引き続き、ＴＰＴ２
のチャネル部分をａ−Ｓｉ （ｎ”）半導体薄膜層２０
５により、ソース電極及びドレイン電極と同様に形成す
る。
７をパターニングする（第５図）。このとき、ＴＰＴ２
のチャネル部分のソース電極トレイン電極のＴｉを、先
にバターニングした導電体層２０７をマスクとして、フ
ォトリソグラフ法により形成する９引き続き、ＴＰＴ２
のチャネル部分をａ−Ｓｉ （ｎ”）半導体薄膜層２０
５により、ソース電極及びドレイン電極と同様に形成す
る。
この場合、前工程でゲートバスライン２０２上に、ゲー
ト絶縁膜を形成するために設けられたパターン部分のソ
ース及びトレイン電極材料のＴｉからなる金属薄膜層２
０６と、ａ−９ｉ（ｎ”）半導体側ＭＮ２０５も同時に
除去される。
ト絶縁膜を形成するために設けられたパターン部分のソ
ース及びトレイン電極材料のＴｉからなる金属薄膜層２
０６と、ａ−９ｉ（ｎ”）半導体側ＭＮ２０５も同時に
除去される。
従って、結果的には、ゲートバスライン２０２上には、
ゲート絶縁膜と同一材料からなる絶縁膜層２０３と、ａ
−Ｓｉ（ｉ）半導体薄膜層２０４とが残存することにな
る（第１図（ｅ）参照）。
ゲート絶縁膜と同一材料からなる絶縁膜層２０３と、ａ
−Ｓｉ（ｉ）半導体薄膜層２０４とが残存することにな
る（第１図（ｅ）参照）。
以上のように、本実施例では、ＴＰＴ２のチャネル部分
や絵素電極１の形成に際し、ゲートバスライン２０２は
上述の４層の積層構造で覆われているので、エッチャン
ト等による損傷を受は難い。
や絵素電極１の形成に際し、ゲートバスライン２０２は
上述の４層の積層構造で覆われているので、エッチャン
ト等による損傷を受は難い。
また、ゲートバスライン２０２が、絶縁膜２０３及びａ
−Ｓｉ（ｉ）半導体薄膜層２０４で被覆されているので
、ゲートバスライン２０２からのゲート信号のリークも
防止することが可能である。
−Ｓｉ（ｉ）半導体薄膜層２０４で被覆されているので
、ゲートバスライン２０２からのゲート信号のリークも
防止することが可能である。
もっとも、このゲート信号のリークを防止するには、ゲ
ートバスライン２０２上に形成される絶縁膜層２０３及
び半導体薄膜層２０４が、絵素電極１用の導電体薄膜と
電気的に接続されていないことが必要であることはいう
までもない。
ートバスライン２０２上に形成される絶縁膜層２０３及
び半導体薄膜層２０４が、絵素電極１用の導電体薄膜と
電気的に接続されていないことが必要であることはいう
までもない。
尚、上述の実施例では、ゲートバスライン上に形成され
る絶縁Ｍ層及び半導体薄膜層が、ゲートバスラインと同
一形状に、即ちその直上に同一幅で重なるように形成さ
れていたが、それらはエッチャント等からのゲートバス
ラインの損傷を防止するために残存させられるものであ
るため、必ずしもゲートバスラインと同一形状に、且つ
直上に形成する必要はなく、ゲートバスラインを覆い得
る限り、ゲートバスラインより幅広に形成されていても
よい。
る絶縁Ｍ層及び半導体薄膜層が、ゲートバスラインと同
一形状に、即ちその直上に同一幅で重なるように形成さ
れていたが、それらはエッチャント等からのゲートバス
ラインの損傷を防止するために残存させられるものであ
るため、必ずしもゲートバスラインと同一形状に、且つ
直上に形成する必要はなく、ゲートバスラインを覆い得
る限り、ゲートバスラインより幅広に形成されていても
よい。
更に、絶縁膜層の上に形成される半導体薄膜層について
は、上述の実施例のように１層構造のものである必要は
なく、２以上の半導体薄膜層からなるものであってもよ
い。
は、上述の実施例のように１層構造のものである必要は
なく、２以上の半導体薄膜層からなるものであってもよ
い。
（発明の効果）
以上のように、本発明によれば、ゲートバスライン上に
絶縁膜層と半導体薄膜層とを有する２以上の薄膜層から
なる被覆層が形成されているので、製造に際してはゲー
トバスラインのエッチャント等による損傷を防止するこ
とができ、且つゲートバスラインが上記被覆層により覆
われているのでゲート信号のゲートバスラインからのリ
ークを確実に防止することが可能となる。従って、本発
明のアクティブマトリクス基板によれば、製造歩留りが
高く、画像品位の向上を図ることが可能となる。
絶縁膜層と半導体薄膜層とを有する２以上の薄膜層から
なる被覆層が形成されているので、製造に際してはゲー
トバスラインのエッチャント等による損傷を防止するこ
とができ、且つゲートバスラインが上記被覆層により覆
われているのでゲート信号のゲートバスラインからのリ
ークを確実に防止することが可能となる。従って、本発
明のアクティブマトリクス基板によれば、製造歩留りが
高く、画像品位の向上を図ることが可能となる。
４、′ のｓ ｔ；日
第１図（ａ）〜（ｅ）は本発明の１実施例に於けるゲー
トバスライン部分の各工程に於ける第２図Ｂ−Ｂ線に沿
う断面図、第２図はその実施例の平面図、第３図〜第５
図はその実施例に於ける製造工程中のパターニング形状
を説明するための平面図、第６図は従来のアクティブマ
トリクス基板の平面図、第７図（ａ）〜（ｅ）は第６図
の従来例に於けるゲートバスライン部分の各工程に於け
る第６図Ａ−Ａ線に沿う断面図、第８図〜第１０図はそ
の従来例に於ける製造工程中のバターニング形状を説明
するための平面図である。
トバスライン部分の各工程に於ける第２図Ｂ−Ｂ線に沿
う断面図、第２図はその実施例の平面図、第３図〜第５
図はその実施例に於ける製造工程中のパターニング形状
を説明するための平面図、第６図は従来のアクティブマ
トリクス基板の平面図、第７図（ａ）〜（ｅ）は第６図
の従来例に於けるゲートバスライン部分の各工程に於け
る第６図Ａ−Ａ線に沿う断面図、第８図〜第１０図はそ
の従来例に於ける製造工程中のバターニング形状を説明
するための平面図である。
２０１・・・絶縁性基板、２０２・・・ゲートバスライ
ン、２０３−・・絶縁膜層、２０４−・・ａ−５ｉ （
ｉ ）半導体重ＭＮ、２０５−ａ−３ｉ （ｎ”）半導
体薄膜層、２０７・・・絵素電極用導電体層。
ン、２０３−・・絶縁膜層、２０４−・・ａ−５ｉ （
ｉ ）半導体重ＭＮ、２０５−ａ−３ｉ （ｎ”）半導
体薄膜層、２０７・・・絵素電極用導電体層。
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板と、該絶縁性基板上にマトリクス状に配
置された絵素電極を駆動するための薄膜トランジスタと
、該薄膜トランジスタのゲート電極に接続されたゲート
バスラインとを備えたアクティブマトリクス基板であっ
て、 該薄膜トランジスタのゲート電極上に形成されるゲート
絶縁膜と同一の絶縁材料により形成される絶縁膜層と、
該絶縁膜層上に積層された半導体薄膜層とを有する被覆
層が、該ゲートバスラインを覆うように該ゲートバスラ
イン上に形成されているアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234429A JPH0281030A (ja) | 1988-09-19 | 1988-09-19 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234429A JPH0281030A (ja) | 1988-09-19 | 1988-09-19 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281030A true JPH0281030A (ja) | 1990-03-22 |
Family
ID=16970878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234429A Pending JPH0281030A (ja) | 1988-09-19 | 1988-09-19 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281030A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185724A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPS61185783A (ja) * | 1985-02-13 | 1986-08-19 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
-
1988
- 1988-09-19 JP JP63234429A patent/JPH0281030A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185724A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPS61185783A (ja) * | 1985-02-13 | 1986-08-19 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
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