JPH09274202A

JPH09274202A - 薄膜トランジスタアレイ基板

Info

Publication number: JPH09274202A
Application number: JP8264496A
Authority: JP
Inventors: Naoki Nakagawa; 直紀中川
Original assignee: Advanced Display Inc
Current assignee: Advanced Display Inc
Priority date: 1996-04-04
Filing date: 1996-04-04
Publication date: 1997-10-21

Abstract

(57)【要約】【課題】ソース電極線と保持容量電極線との層間短絡
の発生がなく、ソース電極にかけられる電圧の遅延や保
持容量電極線にかかる電位の変動の少ない薄膜トランジ
スタアレイを提供する。【解決手段】透明絶縁性基板と、該透明絶縁性基板上
に並設されたゲート電極線３ａ、３ｂと、ソース電極線
７と、薄膜トランジスタと、画素電極９と、保持容量電
極線２と、保持容量絶縁膜とを１画素とし、該画素が２
次元アレイ状に配列された薄膜トランジスタアレイ基板
であって、前記保持容量絶縁膜は前記画素電極からみて
前記透明絶縁性基板側に形成されており、保持容量絶縁
膜、ゲート絶縁膜、半導体層およびチャネル保護膜から
なる、半導電性の層を含む多層の絶縁膜が前記ソース電
極線と前記保持容量電極線に挟まれて形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマトリクス型の表示
装置に用いられる薄膜トランジスタアレイに関する。

【０００２】

【従来の技術】マトリクス型表示装置は、通常、複数の
ソース電極線、ゲート電極線および薄膜トランジスタ
（以下、単にＴＦＴという）などが設けられた薄膜トラ
ンジスタアレイ基板（以下、単にＴＦＴアレイ基板とい
う）とカラーフィルタおよびブラックマトリクスなどが
設けられた対向基板との２枚の基板のあいだに液晶など
の表示材料が挟持され、前記表示材料に選択的に電圧が
印加されるように構成されている。対向基板上に形成さ
れるブラックマトリクスは、液晶層に正常に電圧が印加
されない領域からの光の透過やＴＦＴへの外部からの光
の入射を防ぐために形成されるものである。このような
ブラックマトリクスをＴＦＴアレイ基板と重ねあわせる
ときの位置あわせにおいて、ずれが数μｍと大きいため
画素の開口率を著しく低下させている。かかる開口率の
低下を改善するために、ＴＦＴアレイ基板側にブラック
マトリクスが形成された図１０に示されるようなＴＦＴ
アレイがある。

【０００３】図１０は従来のＴＦＴアレイ基板の１画素
を示す平面図であり、図１１は図１０のＢ−Ｂ線断面図
であり、図１２は図１０のＡ−Ａ線断面図である。図１
０の上面の全面にわたって保護膜が設けられているが、
図１０においては保護膜は図示されていない。図１１お
よび図１２においては最上層に保護膜１２が図示されて
いる。図１０〜１２において、１はガラスなどの透明絶
縁性基板であり、２は保持容量電極線であり、７ａはソ
ース電極であり、３はゲート電極線であり、３ｂ₁はゲ
ート電極であり、４はゲート絶縁膜であり、５は半導体
層であり、６はチャネル保護膜であり、７はソース電極
線であり、７ａはソース電極であり、８はドレイン電極
であり、９は画素電極である。図１０においては、配線
の位置関係を明確にするため、図１１および１２に図示
されているゲート絶縁膜４および透明絶縁性基板１は図
示されていない。

【０００４】かかる従来のＴＦＴアレイ基板の形成方法
について説明する。

【０００５】まず、ゲート電極線３および保持容量電極
線２を同一の金属材料、たとえばクロムで形成する。こ
の保持容量電極線２は、該保持容量電極線２と画素電極
とのあいだに保持容量を形成するものであり、これによ
りＴＦＴのリーク電流による電位の低下を防止したり、
直流電圧成分による液晶の劣化を防止する機能をもつ。
なお、前記直流電圧成分とは、液晶に印加される液晶駆
動電圧の中心値とコモン電極（対向基板上に設けられる
対向電極）の電圧の中心値が異なることによって発生す
る電圧成分のことである。保持容量電極線２は、前記機
能の他に、画素電極９とソース電極線７との間隙を遮光
するブラックマトリクスとしての機能をもつ。したがっ
て、保持容量電極線２には、図１０に示されるように、
ソース電極線７と画素電極９との間隙を遮光するため
に、図１０中のソース電極線７より遠い側から第１の端
子２ａと第２の端子２ｂとがソース電極線７の長手方向
に沿う方向に設けられている。

【０００６】つぎに、ゲート絶縁膜４、半導体層５であ
るアモルファスシリコン（以下、単にａ−Ｓｉという）
層およびチャネル保護膜６を形成し、チャネル保護膜を
除去したのち、ＴＦＴのチャネル部に、コンタクト層と
なるリンドープａ−Ｓｉ層（図示せず）を形成する。つ
ぎに、半導体層５をアイランド化し、ＴＦＴ以外の不要
な部分を除去する。さらに、画素電極９をたとえばＩＴ
Ｏ膜などの透明性導電膜で形成したのち、ソース電極線
７およびドレイン電極８を形成する。最後に保護膜１２
を形成して所望のＴＦＴアレイ基板を作製する。ここ
で、ＴＦＴのチャネル部とは、ＴＦＴのゲート電極３ｂ
₁と半導体層５の重なり部分であって、かつソース電極
７ａとドレイン電極８のあいだの部分をいい、チャネル
保護膜とは、コンタクト層のエッチングの際にチャネル
部分の半導体層を保護するためにチャネルの部分に形成
される絶縁膜のことをいう。

【０００７】

【発明が解決しようとする課題】前記従来のＴＦＴアレ
イ基板では、保持容量電極線とソース電極線とのあいだ
には、ゲート絶縁膜、半導体層およびチャネル保護膜が
形成されているため、絶縁膜厚が不充分であり、ソース
電極線と保持容量電極線とのあいだの層間短絡の発生の
原因になっていた。

【０００８】さらに、絶縁膜厚を充分大きくとれないた
めに、ソース電極線と保持容量電極線との重なり部分の
容量が大きくなり、結果としてソース電極にかけられる
電圧の時間的な遅延が発生したり、保持容量電極線にか
かる電位の変動が発生したりするので表示特性が劣化す
る問題があった。

【０００９】本発明はかかる問題を解決するためになさ
れたものであり、ソース電極線と保持容量電極線との層
間短絡の発生がなく、また、ソース電極にかけられる電
圧の時間的な遅延や保持容量電極線にかかる電位の変動
の少ないＴＦＴアレイ基板を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明の薄膜トランジス
タアレイ基板は、透明絶縁性基板と、該透明絶縁性基板
上に並設されたゲート電極線と、該ゲート電極線に直交
するように設けられたソース電極線と、前記ゲート電極
線およびソース電極線の交差部に設けられた薄膜トラン
ジスタと、該薄膜トランジスタのドレイン電極に接続さ
れた画素電極と、保持容量電極線と、該保持容量電極線
および前記画素電極に挟まれた保持容量絶縁膜とを１画
素とし、該画素が２次元アレイ状に配列された薄膜トラ
ンジスタアレイ基板であって、前記保持容量絶縁膜は前
記画素電極よりも前記透明絶縁性基板側に形成されてお
り、前記保持容量絶縁膜、ゲート絶縁膜、半導体層およ
びチャネル保護膜からなる、多層の絶縁膜が前記ソース
電極線と前記保持容量電極線に挟まれて形成されている
ことを特徴とする。

【００１１】前記保持容量電極線のうち、前記ソース電
極線と前記保持容量電極線とが重なる部分であり、かつ
前記保持容量電極線部分とソース電極線の幅方向におけ
る両端部とが重なる領域のみに前記保持容量電極線が設
けられていることが、単位面積あたりの重なり部分の容
量が低減できるため好ましい。

【００１２】前記画素電極がゲート電極線と同一平面上
に形成されていることが、ソース電極線と異なる平面上
に形成されて、ソース電極線と画素電極を近接させるた
め好ましい。

【００１３】本発明の薄膜トランジスタアレイ基板は、
透明絶縁性基板と、該透明絶縁性基板上に並設されたゲ
ート電極線と、該ゲート電極線に交差するように設けら
れたソース電極線と、前記ゲート電極線およびソース電
極線の交差部に設けられた薄膜トランジスタと、該薄膜
トランジスタのドレイン電極に接続された画素電極と、
保持容量電極線と、該保持容量電極線および前記画素電
極に挟まれた保持容量絶縁膜とを１画素とし、該画素が
２次元アレイ状に配列された薄膜トランジスタアレイ基
板であって、（ａ）前記保持容量電極線は前記ゲート電
極線と同一材料で形成され、（ｂ）前記保持容量電極線
上に前記保持容量絶縁膜が形成され、（ｃ）前記薄膜ト
ランジスタのゲート電極上の保持容量絶縁膜が除去さ
れ、（ｄ）当該除去された部分にゲート絶縁膜および半
導体層、チャネル保護膜、前記ソース電極線および前記
ドレイン電極が形成され、（ｅ）前記保持容量絶縁膜、
前記ゲート絶縁膜、前記半導体層およびチャネル保護膜
からなる、多層の絶縁膜が前記ソース電極線と前記保持
容量電極線に挟まれて形成されていることを特徴とす
る。

【００１４】前記ゲート電極線とソース電極線とのあい
だに前記保持容量絶縁膜が設けられることによって、前
記ゲート電極線とソース電極線とのあいだには少なくと
も前記保持容量絶縁膜と前記ゲート絶縁膜との２層の絶
縁膜が形成されていることが、前記ゲート電極線とソー
ス電極線とのあいだの絶縁膜の膜厚を充分確保できるた
め好ましい。

【００１５】前記ゲート電極線のうち、前記画素電極の
属する画素の前記ゲート電極線に前記ソース電極線の長
手方向に隣接するゲート電極線には、絶縁膜を介して前
記画素電極の一部が重ねられていることが、ゲート電極
線を遮光膜として有効に利用し、開口率を向上できるた
め好ましい。

【００１６】前記ソース電極線と前記保持容量電極線と
が重なる部分であり、かつ、前記保持容量電極線とソー
ス電極線の幅方向における両端部との重なる領域のみに
前記保持容量電極線が形成されていることが、ソース電
極線と前記保持容量電極線のあいだの容量を一層低減さ
せるため好ましい。

【００１７】

【発明の実施の形態】つぎに図面を参照しながら本発明
のＴＦＴアレイ基板を説明する。

【００１８】図１は本発明のＴＦＴアレイ基板の第１の
実施の態様における１画素分を示す平面図であり、図２
は図１のＣ−Ｃ線断面図であり、図３は図１のＡ−Ａ線
断面図であり、図４は図１のＢ−Ｂ線断面図である。ま
た、図５は本発明のＴＦＴアレイ基板の第２の実施の態
様における平面図であり、図６は図５のＣ−Ｃ線断面図
であり、図７は図５のＡ−Ａ線断面図であり、図８は図
５のＢ−Ｂ線断面図であり、図９は本発明のＴＦＴアレ
イ基板の第３の実施の態様の平面図である。図１、図５
および図９には図１０と同様に保護膜が図示されていな
いが、図２、図３、図４、図６、図７および図８には最
上層に保護膜１２が図示されている。

【００１９】図１、図５および図９においては、配線の
位置関係を明確にするため、図２〜４および図６〜８に
図示されているゲート絶縁膜４、保持容量絶縁膜１１お
よび透明絶縁性基板１は図示されていない。

【００２０】また、以下の説明においては、１画素につ
いて説明するが、実際はゲート電極線と、ソース電極線
とで囲まれた部分に含まれる要素、すなわちゲート電極
線と、ソース電極線と、薄膜トランジスタと、画素電極
と、保持容量電極線と、保持容量絶縁膜を１画素とし
て、その画素が透明絶縁性基板上に２次元アレイ状に配
列されている。

【００２１】図１〜９において、３ａは図１に示されて
いる画素電極９の前段（または次段）の画素電極のゲー
ト電極線であり、３ｂは図１に示されている画素電極９
を駆動するゲート電極線であり、３ｂ₁はゲート電極線
３ｂに接続されており、かつ、図１に示されている画素
電極９を駆動するためのＴＦＴのゲート電極であり、１
１は保持容量絶縁膜（図２参照）であり、２点鎖線Ｈで
囲まれた部分はＴＦＴである。また、図１０〜１２と同
じ要素には同じ符号を付している。

【００２２】図１〜８において、保持容量電極２には図
１０の第１の端子２ａおよび第２の端子２ｂに加えて、
第３の端子２ｃ（図１参照）が形成されている。

【００２３】本発明のＴＦＴアレイ基板の第１の態様
は、まず図２に示されるように、透明絶縁性基板１上に
保持容量電極線２（図２では第３の端子２ｃ）が形成さ
れる。かかる保持容量電極線は、クロム膜などの単層構
造、またはクロム膜とアルミニウム膜などの多層構造で
形成される。保持容量電極線を形成する際、保持容量電
極線はブラックマスクを兼用する目的のために、ソース
電極線７の下部であって遮光には不要である部分には形
成しない。すなわち、保持容量電極線２の、前記ソース
電極線７と前記保持容量電極線とが重なる部分であり、
かつ、前記保持容量電極線部分とソース電極線の幅方向
における両端部とが重なる領域のみに形成する。したが
って、図１においては第１の端子２ａ、第２の端子２
ｂ、第３の端子２ｃが形成されている。

【００２４】このように、遮光に必要な部分にのみ保持
容量電極線（第１の端子２ａ、第２の端子２ｂおよび第
３の端子２ｃ）が形成されているので、重なり部分の面
積が小さくなり、重なり部分の容量が減少するという効
果がえられる。また、重なり部分の面積が従来と同じで
あっても、ソース電極線７と保持容量電極線２とのあい
だの絶縁膜が多層（保持容量絶縁膜、ゲート絶縁膜、半
導体層およびチャネル保護膜）であるため、重なり部分
の容量は減少する。

【００２５】そののち、保持容量電極線２の上に、図２
〜図４に示されるように、保持容量絶縁膜１１をたとえ
ばスパッタ法、またはプラズマＣＶＤ法により、０．２
〜０．５μｍの厚さに形成し、保持容量絶縁膜１１の上
にさらにゲート電極線３ａ、３ｂ（ゲート電極３ｂ₁を
含む）を０．１〜０．５μｍの厚さに形成する（図２お
よび図４参照）。保持容量絶縁膜１１が形成されている
ため、保持容量電極線２とゲート電極線３ｂとのあいだ
には保持容量が発生し、かかる保持容量はＴＦＴのリー
ク電流や寄生容量によって生じる画素電圧の変動を抑え
る機能をもつ。

【００２６】ゲート電極線３ａ、および３ｂを０．１〜
０．５μｍの厚さに形成したのち、さらに、ＩＴＯ膜な
どの透明電極膜からなる画素電極９を形成し（図３およ
び図４参照）、たとえばＳｉＮ、ＳｉＯ₂またはＴａ₂
Ｏ₅からなるゲート絶縁膜４、たとえばａ−Ｓｉ層、ま
たはポリシリコン層（ｐｏｌｙ−Ｓｉ層）からなる半導
体層５、および、ＳｉＮ、ＳｉＯ₂などの絶縁膜からな
るチャネル保護膜６を厚さがそれぞれ０．１〜０．７μ
ｍ、０．０３〜０．３μｍ、および０．１〜０．３μｍ
となるようにプラズマＣＶＤ法により連続成膜する（図
２〜図４参照）。このように、画素電極９とゲート電極
線３ｂ（ゲート電極３ｂ₁を含む）が同一平面上に形成
されるので、ソース電極線７と画素電極９とは異なる平
面上に形成される。したがって、画素電極９とソース電
極線７とは、パターンの欠陥なしに近接させることが可
能となり、開口率が向上するという効果がある。画素電
極９を形成する際、画素電極９とゲート電極線３ａ（ゲ
ート電極線３ｂおよびゲート電極３ｂ₁）とが同一平面
上に形成されるため、図１に示されるようにこれらの電
極と電極線は短絡しないよう、所定の間隔をあけて形成
される。

【００２７】チャネル保護膜６をパターニングしたの
ち、たとえば、リン（Ｐ）ドープａ−Ｓｉからなるコン
タクト層１０を形成し、ゲート電極線２と同一の材料か
らなるソース電極線７およびドレイン電極８を形成し、
最後に保護膜１２を形成することによって本発明のＴＦ
Ｔアレイ基板が完成する。図４に示されるようにソース
電極線７と保持容量電極線２とのあいだに多層の絶縁膜
として保持容量絶縁膜１１、ゲート絶縁膜４、半導体層
５およびチャネル保護膜６が形成されている。すなわ
ち、ソース電極線７と保持容量電極線２とのあいだにか
かる多層の絶縁膜（半導体層を含む）が形成されている
ので、ソース電極線７と保持容量電極線２とのあいだに
は充分な絶縁膜厚が形成され、したがってソース電極線
７と保持容量電極線２とのあいだの容量が低減されると
いう効果がある。また、単位面積当たりの重なり部分の
容量を低減することができる。

【００２８】第１の態様では、ＴＦＴアレイ基板のＴＦ
Ｔとして、チャネル保護膜６を用いたＴＦＴについて述
べたが、ゲート絶縁膜およびノンドープａ−Ｓｉ層およ
びリンドープａ−Ｓｉ層を連続して形成し、チャネル保
護膜６を用いないでＴＦＴを形成するチャネルエッチ形
ＴＦＴを用いることもできる。

【００２９】また、保持容量電極線２とソース電極線７
とが交差する部分の両電極線のあいだには、図２〜図４
に示されるように、ゲート絶縁膜４と、保持容量絶縁膜
１１と、チャネル保護膜６との層の膜厚の合計が０．７
〜１．０μｍ程度となるように形成されている。したが
って保持容量電極線２とソース電極線７とのあいだの絶
縁膜として充分な膜厚をうることができる。したがっ
て、保持容量電極線２とソース電極線７との層間の短絡
による不良の発生を防ぐことができる。また、かかる保
持容量絶縁膜１１、ゲート絶縁膜４、半導体層５および
チャネル保護膜６の層からなる絶縁膜が従来より厚いた
め、ソース電極線と保持容量電極線との重なり部分の容
量を従来のＴＦＴよりも低減することができる。

【００３０】さらに半導体層５およびチャネル保護膜６
を保持容量電極線２とソース電極線７とが交差する部分
に形成すれば、絶縁膜厚がさらに厚くなり、容量の低減
および短絡による不良の低減という効果が一層向上す
る。また、このような多層の絶縁膜構造を利用して、ソ
ース電極線の下層の不要な部分に保持容量電極を形成し
なければ、重なり部分の容量をさらに低減することがで
きる。

【００３１】つぎに、本発明のＴＦＴアレイ基板の第２
の態様について、図５〜図８を用いて説明する。第２の
態様においても、保持容量電極線は、ソース電極線と保
持容量電極線とが重なる部分であり、かつ、前記保持容
量電極線部分とソース電極線の幅方向における両端部と
が重なる領域のみに形成されている。

【００３２】また、前述の第１の態様とは異なり、図５
の画素電極９に接続されていないゲート電極線３ａに、
画素電極の一部（図５の画素電極９の上部）ｄ₂（１〜
５μｍ）が絶縁膜（図６のゲート絶縁膜４）を介して重
ねられている。すなわち、ゲート電極線のうち、画素電
極の属する画素のゲート電極線（図５においてゲート電
極線３ｂ）にソース電極線の長手方向に隣接するゲート
電極線（図５において、ソース電極線７の上方向に存在
するゲート電極線３ａ）に画素電極９の一部が重なるよ
うに形成されている。このように画素電極とゲート電極
線とを配置することで、ゲート電極線をブラックマスク
として利用することができ、画素の開口率が向上すると
いう効果がある。

【００３３】まず、図６および図８に示されるように、
透明絶縁性基板１上に保持容量電極線２（第１、第２お
よび第３の端子を含む）およびゲート電極線３ａ、３ｂ
（ゲート電極３ｂ₁を含む）をクロム膜などの単層構造
または、クロム膜とアルミニウム膜などの多層構造で形
成する。保持容量電極線２とゲート電極線３ａ、３ｂを
形成する際、両方の電極線を同一材料で形成し、一度に
両方の電極線を形成する。

【００３４】そののち、保持容量絶縁膜１１を形成す
る。ゲート電極上のチャネル部の不要な部分には保持容
量絶縁膜１１を形成しない（チャネル部は図５の二点鎖
線Ｄで囲まれた領域。ゲート電極３ｂ₁の上部層に相当
する）。

【００３５】さらに、たとえばＩＴＯ膜などの透明性導
電膜からなる画素電極９を形成し、チッ化ケイ素、Ｓｉ
Ｏ₂またはＴａ₂Ｏ₅からなるゲート絶縁膜４、ノンド
ープａ−Ｓｉ層からなる半導体層５およびポリシリコン
層からなるチャネル保護膜６を前述の第１の態様と同じ
厚さで連続成膜する（図６および図７参照）。このとき
の成膜方法は、前述の第１の態様における成膜方法と同
様でよく、また、成膜する厚さも前述の第１の態様にお
ける厚さと同様でよい。

【００３６】そののち、チャネル保護膜６をパターニン
グしたのち、リンドープａ−Ｓｉ層からなるコンタクト
層１０を形成する（図６〜図８参照）。

【００３７】そののち、ゲート電極線２と同一の材料か
らなるソース電極線７およびドレイン電極８を形成した
のち、最後にたとえばチッ化ケイ素またはＳｉＯ₂から
なる保護膜１２を形成し、ＴＦＴアレイ基板が完成す
る。このように、図８に示されるようにソース電極線７
と保持容量電極線２とのあいだには保持容量絶縁膜１１
が形成されている。したがって、少なくともゲート電極
線３ａとソース電極線７とのあいだは、保持容量絶縁膜
１１とゲート絶縁膜４の２層の絶縁膜が形成されている
ので、絶縁膜厚は充分であり、層間短絡が生じない。

【００３８】ここではチャネル保護膜を用いたＴＦＴに
ついて述べたが、ゲート絶縁膜およびノンドープａ−Ｓ
ｉ層およびリンドープａ−Ｓｉ層を連続して形成するチ
ャネルエッチ形ＴＦＴを用いることもできる。このよう
に形成したＴＦＴアレイをＴＦＴアレイ基板に用いる
と、第２の態様は、保持容量電極線２とソース電極線７
の交差部の層間構造が前述の第１の態様と同じであっ
て、ゲート電極線３ａ、３ｂと保持容量電極線２（第１
の端子２ａ、第２の端子２ｂおよび第３の端子２ｃを含
む）とを同一の材料で形成できるため、第１の態様と比
較して、工程が簡略化される利点がある。

【００３９】図９は本発明の第３の態様を示す平面図で
ある。

【００４０】第３の態様によれば、画素電極の一部分
（図９の画素電極９のソース電極７側）ｄ₃（１〜３μ
ｍ）がソース電極７に絶縁膜を介して重なるように形成
されている。このように形成されていることで、ソース
電極線をブラックマスクとして利用でき、開口率が向上
するという効果がある。

【００４１】前述の実施の態様のうち、コスト面および
表示特性の面から第２の態様が好ましい。

【００４２】また、第２の態様において、透明絶縁性基
板に保持容量電極線をクロム膜で０．３μｍ、保持容量
絶縁膜をチッ化ケイ素の膜で厚さ０．４μｍ、ゲート電
極線をクロム膜で０．３μｍ、スパッタ法およびプラズ
マＣＶＤ法で順次形成する。保持容量絶縁膜は不要な部
分に８は形成されない。さらに、ＩＴＯからなる画素電
極を厚さ０．１μｍ形成し、チッ化ケイ素からなるゲー
ト絶縁膜、ａ−Ｓｉからなる半導体層およびチッ化ケイ
素からなるチャネル保護膜を、厚さがそれぞれ０．４μ
ｍ、０．１μｍ、および０．２μｍとなるように順にプ
ラズマＣＶＤ法により形成する。ついで、ｎ⁺型のａ−
Ｓｉからなるコンタクト層を厚さ０．５μｍプラズマＣ
ＶＤ法により形成し、クロム膜からなるソース電極線お
よびドレイン電極を、共に厚さ０．４μｍ形成する。最
後に、チッ化ケイ素からなる保護膜を透明絶縁性基板の
全面にわたるように形成することが、ＴＦＴ特性を低下
させることなく、重なり部分の容量および短絡欠陥を減
少させるため最も好ましい。

【００４３】

【発明の効果】本発明によれば、ソース電極線と保持容
量電極線の層間短絡がなく、また、ソース電極線と保持
容量電極線とのあいだの重なり部分の容量が少なくな
る。したがって、ＴＦＴアレイ基板側に遮光膜（ブラッ
クマトリクス）が形成可能になり、画素開口率の高い表
示が可能になる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタアレイ基板の第１の
態様を示す平面図である。

【図２】図１の薄膜トランジスタアレイ基板のＣ−Ｃ線
断面図である。

【図３】図１の薄膜トランジスタアレイ基板のＡ−Ａ線
断面図である。

【図４】図１の薄膜トランジスタアレイ基板のＢ−Ｂ線
断面図である。

【図５】本発明の薄膜トランジスタアレイ基板の第２の
態様を示す平面図である。

【図６】図５の薄膜トランジスタアレイ基板のＣ−Ｃ線
断面図である。

【図７】図５の薄膜トランジスタアレイ基板のＡ−Ａ線
断面図である。

【図８】図５の薄膜トランジスタアレイ基板のＢ−Ｂ線
断面図である。

【図９】本発明の薄膜トランジスタアレイ基板の第３の
態様を示す平面図である。

【図１０】従来の薄膜トランジスタアレイ基板の一例を
示す平面図である。

【図１１】図１０の薄膜トランジスタアレイ基板のＢ−
Ｂ線断面図である。

【図１２】図１０の薄膜トランジスタアレイ基板のＡ−
Ａ線断面図である。

【符号の説明】

１透明絶縁性基板２保持容量電極線２ａ第１の端子２ｂ第２の端子２ｃ第３の端子３ゲート電極線３ａゲート電極線３ｂゲート電極線３ｂ₁ ゲート電極４ゲート絶縁膜５半導体層６チャネル保護膜７ソース電極線８ドレイン電極９画素電極１１保持容量絶縁膜

Claims

【特許請求の範囲】

【請求項１】透明絶縁性基板と、該透明絶縁性基板上
に並設されたゲート電極線と、該ゲート電極線に直交す
るように設けられたソース電極線と、前記ゲート電極線
およびソース電極線の交差部に設けられた薄膜トランジ
スタと、該薄膜トランジスタのドレイン電極に接続され
た画素電極と、保持容量電極線と、該保持容量電極線お
よび前記画素電極に挟まれた保持容量絶縁膜とを１画素
とし、該画素が２次元アレイ状に配列された薄膜トラン
ジスタアレイ基板であって、前記保持容量絶縁膜は前記
画素電極からみて前記透明絶縁性基板側に形成されてお
り、前記保持容量絶縁膜、ゲート絶縁膜、半導体層およ
びチャネル保護膜からなる多層の絶縁膜が前記ソース電
極線と前記保持容量電極線に挟まれて形成されてなるこ
とを特徴とする薄膜トランジスタアレイ基板。
【請求項２】前記保持容量電極線のうち、前記ソース
電極線と前記保持容量電極線とが重なる部分であり、か
つ前記保持容量電極線部分とソース電極線の幅方向にお
ける両端部とが重なる領域のみに前記保持容量電極線が
設けられてなる請求項１記載の薄膜トランジスタアレイ
基板。
【請求項３】前記画素電極がゲート電極線と同一平面
上に形成されてなる請求項１または２記載の薄膜トラン
ジスタアレイ基板。
【請求項４】透明絶縁性基板と、該透明絶縁性基板上
に並設されたゲート電極線と、該ゲート電極線に交差す
るように設けられたソース電極線と、前記ゲート電極線
およびソース電極線の交差部に設けられた薄膜トランジ
スタと、該薄膜トランジスタのドレイン電極に接続され
た画素電極と、保持容量電極線と、該保持容量電極線お
よび前記画素電極に挟まれた保持容量絶縁膜とを１画素
とし、該画素が２次元アレイ状に配列された薄膜トラン
ジスタアレイ基板であって、（ａ）前記保持容量電極線
は前記ゲート電極線と同一材料で形成され、（ｂ）前記
保持容量電極線上に前記保持容量絶縁膜が形成され、
（ｃ）前記薄膜トランジスタのゲート電極上の保持容量
絶縁膜が除去され、（ｄ）当該除去された部分にゲート
絶縁膜および半導体層、チャネル保護膜、前記ソース電
極線および前記ドレイン電極が形成され、（ｅ）前記保
持容量絶縁膜、前記ゲート絶縁膜、前記半導体層および
チャネル保護膜からなる多層の絶縁膜が前記ソース電極
線と前記保持容量電極線に挟まれて形成されてなること
を特徴とする薄膜トランジスタアレイ基板。
【請求項５】前記ゲート電極線とソース電極線とのあ
いだに前記保持容量絶縁膜が設けられることによって、
前記ゲート電極線とソース電極線とのあいだには少なく
とも前記保持容量絶縁膜と前記ゲート絶縁膜との２層の
絶縁膜が形成されてなる請求項４記載の薄膜トランジス
タアレイ基板。
【請求項６】前記ゲート電極線のうち、前記画素電極
の属する画素の前記ゲート電極線に前記ソース電極線の
長手方向に隣接するゲート電極線には、絶縁膜を介して
前記画素電極の一部が重ねられてなる請求項４または５
記載の薄膜トランジスタアレイ基板。
【請求項７】前記ソース電極線と前記保持容量電極線
とが重なる部分であり、かつ、前記保持容量電極線とソ
ース電極線の幅方向における両端部との重なる領域のみ
に前記保持容量電極線が形成されてなる請求項４、５ま
たは６記載の薄膜トランジスタアレイ基板。