JPH0281216A - データ処理システム - Google Patents
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- JPH0281216A JPH0281216A JP1192792A JP19279289A JPH0281216A JP H0281216 A JPH0281216 A JP H0281216A JP 1192792 A JP1192792 A JP 1192792A JP 19279289 A JP19279289 A JP 19279289A JP H0281216 A JPH0281216 A JP H0281216A
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- General Physics & Mathematics (AREA)
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- Software Systems (AREA)
- Retry When Errors Occur (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、（自己保護性）データ処理システムにおける
システムの初期化及びリセット用の構成に関する。
システムの初期化及びリセット用の構成に関する。
Ｂ、従来技術
データ処理システムでは、後続動作、たとえば、エラー
・データの記録または処理、エラー訂正、断続的なエラ
ーの場合の割込み動作の繰返し、保守の動作に必要のな
い情報だけを消去またはクリアするために、慎重なシス
テム初期化とリセットが必要である。
・データの記録または処理、エラー訂正、断続的なエラ
ーの場合の割込み動作の繰返し、保守の動作に必要のな
い情報だけを消去またはクリアするために、慎重なシス
テム初期化とリセットが必要である。
専用サービス・プロセッサをもつ現在のデータ処理シス
テムでは、システム初期化及びリセットは、各サービス
・インターフェースを介して専用サービス・プロセッサ
に常駐するマイクロ・プログラムにより、特定のマシン
状態（たとえば、電源投入、障害、ローディングなど）
に応じて中央演算処理装置（ＣＰＵ）の部分領域で実行
できる。
テムでは、システム初期化及びリセットは、各サービス
・インターフェースを介して専用サービス・プロセッサ
に常駐するマイクロ・プログラムにより、特定のマシン
状態（たとえば、電源投入、障害、ローディングなど）
に応じて中央演算処理装置（ＣＰＵ）の部分領域で実行
できる。
上述のように、これらのマシン伏況に依存する選択的な
初期化／リセットは、その後の動作に必要でない情報や
、後の処理のための基礎として既知の定義された初期状
態になければならない情報をクリアまたは消去するため
にだけ必要である。
初期化／リセットは、その後の動作に必要でない情報や
、後の処理のための基礎として既知の定義された初期状
態になければならない情報をクリアまたは消去するため
にだけ必要である。
専用サービス・プロセッサのないデータ処理システムや
、システム初期化及びリセットが主スィッチのオン・オ
フによって行なわれ、全体的リセットを引き起こす低コ
スト・システム以外のシステムでは、特殊な処置を講じ
なければならない。
、システム初期化及びリセットが主スィッチのオン・オ
フによって行なわれ、全体的リセットを引き起こす低コ
スト・システム以外のシステムでは、特殊な処置を講じ
なければならない。
Ｃ０発明が解決しようとする問題点
したがって、データ処理システム内の選択的な（状況に
依存する）システム初期化及びリセット動作に対する解
決策を提供することが本発明の目的である。
依存する）システム初期化及びリセット動作に対する解
決策を提供することが本発明の目的である。
Ｄ０問題点を解決するための手段
したがうて、自己保護性データ処理システムにおいて、
内部プロセッサ状態を表すプロセッサ・ラッチを初期状
態（「１」または「Ｏ」）に設定することによって、シ
ステム初期化及びリセットを行′なうための構成が開示
される。この構成は、リセット領域（Ｓ、１１Ｆ）に配
置されたプロセッサ・ラッチ（ＳＲＬｌ、、、５ＲＬｖ
）のスタガー式初期化またはリセットを特徴とする。各
リセット領域に、こうしたシステム初期化またはリセッ
トの原因（たとえば、電源投入）に応じて、システムの
再起動前に初期化またはリセットしなければならない１
群のラッチが集められ、リセット領域は直列接続される
。
内部プロセッサ状態を表すプロセッサ・ラッチを初期状
態（「１」または「Ｏ」）に設定することによって、シ
ステム初期化及びリセットを行′なうための構成が開示
される。この構成は、リセット領域（Ｓ、１１Ｆ）に配
置されたプロセッサ・ラッチ（ＳＲＬｌ、、、５ＲＬｖ
）のスタガー式初期化またはリセットを特徴とする。各
リセット領域に、こうしたシステム初期化またはリセッ
トの原因（たとえば、電源投入）に応じて、システムの
再起動前に初期化またはリセットしなければならない１
群のラッチが集められ、リセット領域は直列接続される
。
Ｅ、実施例
第１図に、バスで相互接続された種々の複雑な構成要素
をもつ従来のデータ処理システムの構成図を示す。図の
ように、電源投入手順の処理、プログラムのローディン
グ、またはエラーの記録、分析と回復のために処理装置
（ＰＵ）１を支援できる専用サービス・プロセッサはな
い。プロセッサ・バス１０は、中央制御構成要素、処理
装置１をキャッシュ／主記憶制御装置（キャッシュＣＴ
Ｌ／５Ｔ−ＣＴＬ）３１５と主メモリ・バス（ＭＭババ
ス１３を介して主メモリ（ＭＭ）４に接続する。プロセ
ッサ・バス１０はまた、プロセッサを任意選択の浮動小
数点プロセッサ８に接続し、少なくとも１つの入出力バ
ス・アダプタ７に接続する。入出力バス・アダプタは、
プロセッサ・バス１０を入出力バス９を介して様々な入
出力装置に接続し、通信アダプタ（ＣＯＭＭ）などその
他の構成要素に接続する。入出力パス・アダプタ７は、
さらに様々な制御構成要素及び監視構成要素を、カスタ
マ・エンジニアリング・パネル（ＣＥ−Ｐ）、バッテリ
動作式時刻クロック（ＴＯＤ）、読取り専用記憶装置（
ＲＯＭ） 、操作パネル（ＰＡＮ）、電力制御装置（Ｐ
ＷＲ−ＣＴＬ） 、２−）の補足装置（ＳＵＰＰＬ）な
どのシステムに接続するように設計されている。制御プ
ログラムを含む制御記憶装置（ＣＮＴＬ−８Ｔ）２は、
別の制御記憶バス１１を介して処理装置１に接続されて
いる。
をもつ従来のデータ処理システムの構成図を示す。図の
ように、電源投入手順の処理、プログラムのローディン
グ、またはエラーの記録、分析と回復のために処理装置
（ＰＵ）１を支援できる専用サービス・プロセッサはな
い。プロセッサ・バス１０は、中央制御構成要素、処理
装置１をキャッシュ／主記憶制御装置（キャッシュＣＴ
Ｌ／５Ｔ−ＣＴＬ）３１５と主メモリ・バス（ＭＭババ
ス１３を介して主メモリ（ＭＭ）４に接続する。プロセ
ッサ・バス１０はまた、プロセッサを任意選択の浮動小
数点プロセッサ８に接続し、少なくとも１つの入出力バ
ス・アダプタ７に接続する。入出力バス・アダプタは、
プロセッサ・バス１０を入出力バス９を介して様々な入
出力装置に接続し、通信アダプタ（ＣＯＭＭ）などその
他の構成要素に接続する。入出力パス・アダプタ７は、
さらに様々な制御構成要素及び監視構成要素を、カスタ
マ・エンジニアリング・パネル（ＣＥ−Ｐ）、バッテリ
動作式時刻クロック（ＴＯＤ）、読取り専用記憶装置（
ＲＯＭ） 、操作パネル（ＰＡＮ）、電力制御装置（Ｐ
ＷＲ−ＣＴＬ） 、２−）の補足装置（ＳＵＰＰＬ）な
どのシステムに接続するように設計されている。制御プ
ログラムを含む制御記憶装置（ＣＮＴＬ−８Ｔ）２は、
別の制御記憶バス１１を介して処理装置１に接続されて
いる。
システム・クロックの生成及び分配は、はとんどすべて
システム構成要素への複数ワイヤ接続１４をもつクロッ
ク・チップ（ＣＬＣＫ）Ｂ上に集中されている。−例と
して、以下の説明では、３つの初期化／リセット領域が
処理間ｆｌ！１に対して定義されているものとする。た
だし、リセット領域の数としては妥当なものなら他のど
んな数を使ってもよい。以下に示すリセット概念では、
レベル感知走査設計規則（ＬＳＳＤ規則）に従って連鎖
シフト・レジスタ・ラッチ（記憶要素）の３つの領域を
使ってシステム設計を実施するものと仮定するが、これ
らのシフト・レジスタ・ラッチは、フラッシュまたはり
プルによってリセットされる。
システム構成要素への複数ワイヤ接続１４をもつクロッ
ク・チップ（ＣＬＣＫ）Ｂ上に集中されている。−例と
して、以下の説明では、３つの初期化／リセット領域が
処理間ｆｌ！１に対して定義されているものとする。た
だし、リセット領域の数としては妥当なものなら他のど
んな数を使ってもよい。以下に示すリセット概念では、
レベル感知走査設計規則（ＬＳＳＤ規則）に従って連鎖
シフト・レジスタ・ラッチ（記憶要素）の３つの領域を
使ってシステム設計を実施するものと仮定するが、これ
らのシフト・レジスタ・ラッチは、フラッシュまたはり
プルによってリセットされる。
レベル感知走査設計規則は、Ｅ、Ｂ、アイケルバーガー
（Ａｉｃｈｅｌｂｅｒｇｅｒ ）の論文ｒＬｓＩ検査可
能性のための論理設計構造（Ａ Ｌｏｇｉｃ ｄｅｓｉ
ｇｎｓｔｒｕｃｔｕｒｅ ｆｏｒ ＬＳＩ ｔｅｓｔａ
ｂｉｌｉｔｙ） Ｊ 、第１４回設計自動化会議発表要
旨集、１９７７年６月２０−２２日、ルイジアナ州ニュ
ーオリンズ、１）１）、 ４Ｂ２−４６８に記載されて
いる。
（Ａｉｃｈｅｌｂｅｒｇｅｒ ）の論文ｒＬｓＩ検査可
能性のための論理設計構造（Ａ Ｌｏｇｉｃ ｄｅｓｉ
ｇｎｓｔｒｕｃｔｕｒｅ ｆｏｒ ＬＳＩ ｔｅｓｔａ
ｂｉｌｉｔｙ） Ｊ 、第１４回設計自動化会議発表要
旨集、１９７７年６月２０−２２日、ルイジアナ州ニュ
ーオリンズ、１）１）、 ４Ｂ２−４６８に記載されて
いる。
３つのリセット領域は次のように定義される。
−Ｓ領域（電源投入リセット領域）は、システムのすべ
てのシフト・レジスタ・ラッチ（ＳＲＬ）を含む。ただ
し記憶アレイを形成するものは除く。
てのシフト・レジスタ・ラッチ（ＳＲＬ）を含む。ただ
し記憶アレイを形成するものは除く。
−Ｉｆｉ域（システム・リセット領域）は、（検査標′
ｓ）表示ラッチとして使用されるすべてのＳＲＬを含む
。ただし、保守回路またはサービス回路の一部であるラ
ッチは含まれない。−例を挙げると、マイクロ命令アド
レス比較レジスタ及びＰＵチップ１の各停止回路はリセ
ットされない。そのため、これらのレジスタにセットさ
れる条件下でシステム・リセット機能を検査して試験す
る機会が与えられる。
ｓ）表示ラッチとして使用されるすべてのＳＲＬを含む
。ただし、保守回路またはサービス回路の一部であるラ
ッチは含まれない。−例を挙げると、マイクロ命令アド
レス比較レジスタ及びＰＵチップ１の各停止回路はリセ
ットされない。そのため、これらのレジスタにセットさ
れる条件下でシステム・リセット機能を検査して試験す
る機会が与えられる。
以下に列挙した、ユーザが手動で呼び出す機能は、強制
的にシステム・リセット動作を行なわせる。
的にシステム・リセット動作を行なわせる。
初期マイクロコード・ロード（ＩＭＬ）、（メモリのク
リアを伴うまたは伴わない）システム参リセット、 （メモリのクリアを伴うまたは伴わない）システム・プ
ログラムのロード・オフ（ＩＰＬ）。
リアを伴うまたは伴わない）システム参リセット、 （メモリのクリアを伴うまたは伴わない）システム・プ
ログラムのロード・オフ（ＩＰＬ）。
−Ｆ領域（検査リセット領域）は機能ラッチを集める。
この領域だけが、ＰＵのＳＲＬを含む。
それらのＳＲＬは、エラー処理マイクロプログラムを実
行するためにＰＵを再起動する前にエラーのない状態に
リセットしなければならない。
行するためにＰＵを再起動する前にエラーのない状態に
リセットしなければならない。
ＰＵの制御外の処理または予定外の動作を回避するため
に、検査回路またはチエッカに含まれる検査情報に基づ
く自己保護動作は決して抑制されない（検査停止オーバ
ーライドなし）。これが、「常にホット・チエッカ」と
いう考え方の原理である。特殊なマイクロプログラムの
新規起動に必要なプロセッサ要素の選択的リセットによ
り、「エラー・イメージ」を形成するエラー標識及び誤
り統計はリセット動作後も活動状態にあり、やはり検査
手段によって保護される後続のマイクロプログラムがそ
れにアクセスして処理することができる。
に、検査回路またはチエッカに含まれる検査情報に基づ
く自己保護動作は決して抑制されない（検査停止オーバ
ーライドなし）。これが、「常にホット・チエッカ」と
いう考え方の原理である。特殊なマイクロプログラムの
新規起動に必要なプロセッサ要素の選択的リセットによ
り、「エラー・イメージ」を形成するエラー標識及び誤
り統計はリセット動作後も活動状態にあり、やはり検査
手段によって保護される後続のマイクロプログラムがそ
れにアクセスして処理することができる。
第３図に示すリセット制御（Ｒ８）装置２０が、クロッ
ク・チップ６上にある。リセット制御装置２０にはすべ
てのリセット要求線ＲＲＬが接続され、その線を介して
、信号が全体システムまたは部分システムの初期化また
はリセットを行なうことができる。第３図の左側の信号
は、上から順に「電源投入リセット」信号（ＦＯＲ）、
ｒ初期マイクロプログラム・ロード」信号（ＩＭＬ）、
「システム・リセット・クリア」信号（ＳＲＣ）、「正
常システム・リセット」信号（ＳＲＮ）、「ロード・ク
リア」信号（ＬＣ）及び「正常ロード」信号（ＬＮ）で
ある。これらの信号については、後でより詳細に説明す
る。
ク・チップ６上にある。リセット制御装置２０にはすべ
てのリセット要求線ＲＲＬが接続され、その線を介して
、信号が全体システムまたは部分システムの初期化また
はリセットを行なうことができる。第３図の左側の信号
は、上から順に「電源投入リセット」信号（ＦＯＲ）、
ｒ初期マイクロプログラム・ロード」信号（ＩＭＬ）、
「システム・リセット・クリア」信号（ＳＲＣ）、「正
常システム・リセット」信号（ＳＲＮ）、「ロード・ク
リア」信号（ＬＣ）及び「正常ロード」信号（ＬＮ）で
ある。これらの信号については、後でより詳細に説明す
る。
第２図に示すリセット動作はシステム固有であり、ハー
ドウェア設計とアーキテクチャ要件に基づく。
ドウェア設計とアーキテクチャ要件に基づく。
こうしたリセット動作は、データ処理システム内のハー
ドウェア領域及び論理領域でのそのクリア効果の深さに
応じた順序で配列することができる。最上位のクリア動
作（電源投入リセット）は、一連の単一リセット動作に
よって支援される全体的動作と考えることができる。他
のリセット動作は、それに含まれる論理量がより少なく
、すなわち、より多（の情報が元の状態に維持される。
ドウェア領域及び論理領域でのそのクリア効果の深さに
応じた順序で配列することができる。最上位のクリア動
作（電源投入リセット）は、一連の単一リセット動作に
よって支援される全体的動作と考えることができる。他
のリセット動作は、それに含まれる論理量がより少なく
、すなわち、より多（の情報が元の状態に維持される。
システム・リセット・クリア信号（ＳＲＣ）、正常シス
テム・リセット信号（ＳＲＮ）、ロード・クリア信号（
ＬＣ）及び正常ロード信号（ＬＮ）の結果、■領域及び
Ｆ領域のラッチがリセットされる。
テム・リセット信号（ＳＲＮ）、ロード・クリア信号（
ＬＣ）及び正常ロード信号（ＬＮ）の結果、■領域及び
Ｆ領域のラッチがリセットされる。
検査リセット（ＣＨＲ）は、Ｆ領域のラッチをリセット
させる。
させる。
これらのリセット機能は、遠隔制御のために装置支援イ
ンターフェース（ＵＳＩ）を介して交互に活動化させる
ことができる。
ンターフェース（ＵＳＩ）を介して交互に活動化させる
ことができる。
リセット制御装置２０は、様々な制御信号をプロセッサ
・チップ１、浮動小数点プロセッサ８、記憶制御装置５
及びコンピュータ・システムに含まれる他のチップに転
送するための１組の出力線２１ないし２４をもつ。その
例を第１図に示す。
・チップ１、浮動小数点プロセッサ８、記憶制御装置５
及びコンピュータ・システムに含まれる他のチップに転
送するための１組の出力線２１ないし２４をもつ。その
例を第１図に示す。
出力線２１は、並列な３ビツトのリセット状態情報をプ
ロセッサ・チップ１に転送するのに使用される。出力線
２２及び２３は、共通りロック信号であるシフト・クロ
ックＡ（ＳＣＬ Ａ）及びシフト・クロックＢ （Ｓ
ＣＬ Ｂ）を様々なチップに分配する。シフト・クロ
ックＡが連鎖シフト・レジスタ・ラッチＳＲＬのマスタ
・ラッチを制御し、シフト・クロックＢがスレーブ・ラ
ッチを制御する。
ロセッサ・チップ１に転送するのに使用される。出力線
２２及び２３は、共通りロック信号であるシフト・クロ
ックＡ（ＳＣＬ Ａ）及びシフト・クロックＢ （Ｓ
ＣＬ Ｂ）を様々なチップに分配する。シフト・クロ
ックＡが連鎖シフト・レジスタ・ラッチＳＲＬのマスタ
・ラッチを制御し、シフト・クロックＢがスレーブ・ラ
ッチを制御する。
リセット領域ば、さらにリセット制御装置２０をプロセ
ッサ・チップ１以外の様々なチップに接続する２ワイヤ
線２４によって制御される。これら２本の線の異なる４
つの状態で、３つのリセット領域（Ｓ、Ｉ、Ｆ； Ｉ、
Ｆ；及びＦだけ）を選択し、「非リセット」状態を示す
のに十分である。
ッサ・チップ１以外の様々なチップに接続する２ワイヤ
線２４によって制御される。これら２本の線の異なる４
つの状態で、３つのリセット領域（Ｓ、Ｉ、Ｆ； Ｉ、
Ｆ；及びＦだけ）を選択し、「非リセット」状態を示す
のに十分である。
出力線２１は、３本のワイヤから構成され、したがって
異なる７つのリセット原因と１つの「非リセット状態」
という、異なる８つの状態を表すことができる。７つの
リセット状態は、次のように２重の目的に使用される。
異なる７つのリセット原因と１つの「非リセット状態」
という、異なる８つの状態を表すことができる。７つの
リセット状態は、次のように２重の目的に使用される。
１）それらは３つのリセット領域を指定し、２ワイヤ出
力線２４とあいまって、２）詳細なリセット原因を示す
。リセット原因は、いわゆるリセット標識ラッチ中で明
示される。これらの標識ラッチは、エラー処理ルーチン
のマイクロ命令により感知され（読み取られ）リセット
されるだけである。すべてのリセット標識ラッチに記憶
された情報を用いると、システム・リセットの理由また
は原因の詳細な分析が可能になす、後でコンピュータ・
システムの再起動後にマイクロプログラムを制御するた
めにそれらの情報が使用できる。
力線２４とあいまって、２）詳細なリセット原因を示す
。リセット原因は、いわゆるリセット標識ラッチ中で明
示される。これらの標識ラッチは、エラー処理ルーチン
のマイクロ命令により感知され（読み取られ）リセット
されるだけである。すべてのリセット標識ラッチに記憶
された情報を用いると、システム・リセットの理由また
は原因の詳細な分析が可能になす、後でコンピュータ・
システムの再起動後にマイクロプログラムを制御するた
めにそれらの情報が使用できる。
出力線２１は、マイクロ命令がリセット情報にアクセス
するのに必要とする論理を備えるチップ、この特定の場
合にはＰＵチップだけに接続される。
するのに必要とする論理を備えるチップ、この特定の場
合にはＰＵチップだけに接続される。
クロック・チップθ内のリセット制御装置２０は、さら
に誤ったチップによって活動化される検査リセット信号
によって制御される。検査リセット信号は、いわゆる停
止線１４を介して伝送される。停止線については、欧州
特許出願８８１０８１３８．４号により詳細に説明され
ている。
に誤ったチップによって活動化される検査リセット信号
によって制御される。検査リセット信号は、いわゆる停
止線１４を介して伝送される。停止線については、欧州
特許出願８８１０８１３８．４号により詳細に説明され
ている。
上記の表は、線２１を介して転送される３ビツトのリセ
ット状態コードを形成するビットの組合せ、線２４を介
して伝送される２ビツトの領域リセット・コードのビッ
トの組合せ、及びＲＲＬ線を介してリセット制御装置２
０に供給される様々な入力信号に応じてリセットされる
領域に関する概要を示す。
ット状態コードを形成するビットの組合せ、線２４を介
して伝送される２ビツトの領域リセット・コードのビッ
トの組合せ、及びＲＲＬ線を介してリセット制御装置２
０に供給される様々な入力信号に応じてリセットされる
領域に関する概要を示す。
第４図に示すように１，１ｍ２４上の信号の直接復号を
受信側で使用してシフト・クロックＡ（ＳＣＬ Ａ）
が各リセット領域Ｆ１１１Ｓのシフト・レジスタ・ラッ
チ５ＲＬ１．、．５ＲＬｎ１ＳＲＬ１．、．５ＲＬｔ、
５ＲＬ１．、．５ＲＬｖのマスク・ラッチに接続される
。シフト・クロックＢ （ＳＣＬ Ｂ）はシフト・レ
ジスタ・ラッチのスレーブ・ラッチに永久的に接続され
ている。線２４上のＳＩＦリセット・ビットの復号は、
ＡＮＤゲート３１ないし３４とＯＲゲート３２によって
実行される。たとえば、リセット領域Ｆだけをリセット
しなければならないときは、ＳＩＦリセット・ビットの
組合せ「０１」が線２４に供給されなければならない。
受信側で使用してシフト・クロックＡ（ＳＣＬ Ａ）
が各リセット領域Ｆ１１１Ｓのシフト・レジスタ・ラッ
チ５ＲＬ１．、．５ＲＬｎ１ＳＲＬ１．、．５ＲＬｔ、
５ＲＬ１．、．５ＲＬｖのマスク・ラッチに接続される
。シフト・クロックＢ （ＳＣＬ Ｂ）はシフト・レ
ジスタ・ラッチのスレーブ・ラッチに永久的に接続され
ている。線２４上のＳＩＦリセット・ビットの復号は、
ＡＮＤゲート３１ないし３４とＯＲゲート３２によって
実行される。たとえば、リセット領域Ｆだけをリセット
しなければならないときは、ＳＩＦリセット・ビットの
組合せ「０１」が線２４に供給されなければならない。
線２４上の反転ビットの組合せが、連続データ入力と共
に、ＡＮＤゲー）３０にも送られる。ＡＮＤゲート３０
の出力信号はどの場合も２進ゼロである。ただし、表に
示されているように、リセットなし条件を表すコード組
合せ「ＯＯ」を除く。ＳＲＬ鎖３５の入力端に２進ゼロ
がありシフト・クロックＡとＢのパルスがある場合、２
進ゼロは、シフト・レジスタ鎖３５のリセット領域Ｆの
すべての段を介して伝播され、したがってすべての段が
ゼロにリセットされる。
に、ＡＮＤゲー）３０にも送られる。ＡＮＤゲート３０
の出力信号はどの場合も２進ゼロである。ただし、表に
示されているように、リセットなし条件を表すコード組
合せ「ＯＯ」を除く。ＳＲＬ鎖３５の入力端に２進ゼロ
がありシフト・クロックＡとＢのパルスがある場合、２
進ゼロは、シフト・レジスタ鎖３５のリセット領域Ｆの
すべての段を介して伝播され、したがってすべての段が
ゼロにリセットされる。
ＡＮＤゲート３１に対する符合条件が溝たされるだけで
あり、シフト・クロックＡは線２２ａを介してＦ領域の
マスク・ラッチだけに転送されるので、Ｆ領域を越えた
伝播は不可能である。
あり、シフト・クロックＡは線２２ａを介してＦ領域の
マスク・ラッチだけに転送されるので、Ｆ領域を越えた
伝播は不可能である。
リセット領域ＦとＩかリセットされるとき、たとえば、
「正常ロードＪ（ＳＩＦリセット・コードｒｉｏｔ）の
場合、さらにＡＮＤゲート３３が使用可能となり、した
がってシフト・クロックＡのパルスが線２２ｂを介して
工領域のマスク・ラッチに転送される。Ｆ領域を既に通
って伝播した２進ゼロは、引き続きＩ領域ラッチを通過
する。
「正常ロードＪ（ＳＩＦリセット・コードｒｉｏｔ）の
場合、さらにＡＮＤゲート３３が使用可能となり、した
がってシフト・クロックＡのパルスが線２２ｂを介して
工領域のマスク・ラッチに転送される。Ｆ領域を既に通
って伝播した２進ゼロは、引き続きＩ領域ラッチを通過
する。
「電源投入リセットＪ（ＳＩＦリセット・コードｒ１１
Ｊ ）の場合、３つのＡＮＤゲート３１．３３．３４が
すべて活動化され、したがってシフト・クロックＡパル
スが、線２２ａ１２２ｂ、２２ｃを介してシフト・レジ
スタ鎖３５のすべてのマスク・ラッチにゲートされる。
Ｊ ）の場合、３つのＡＮＤゲート３１．３３．３４が
すべて活動化され、したがってシフト・クロックＡパル
スが、線２２ａ１２２ｂ、２２ｃを介してシフト・レジ
スタ鎖３５のすべてのマスク・ラッチにゲートされる。
ここで、２進のゼロはレジスタ鎖中をその端末まで伝播
する。
する。
第５図に示したパルス図とシフト・レジスタ鎖３５のラ
ッチをリセットする方式は、このシステムがどのように
動作するかをより詳細に示している。第５図の上端の最
初の２本の線は、シフト・レジスタ鎖３５のシフト・レ
ジスタ・ラッチのマスク・ラッチに入るシフト・クロッ
クＡのパルスと、スレーブ・ラッチ用のシフト・クロッ
クＢのパルスを示す。
ッチをリセットする方式は、このシステムがどのように
動作するかをより詳細に示している。第５図の上端の最
初の２本の線は、シフト・レジスタ鎖３５のシフト・レ
ジスタ・ラッチのマスク・ラッチに入るシフト・クロッ
クＡのパルスと、スレーブ・ラッチ用のシフト・クロッ
クＢのパルスを示す。
第３の線は、リセット要求、たとえば、「システム・リ
セット・クリアＪ （ＳＲＣ）が線ＲＲＬ上に来た状
況を示す。線４に示すように、次のシフト・クロックＡ
の立ち上りで、リセット標識ラッチがオンになる。やは
りシフト・レジスタ・ラッチに入力される機能クロック
（図示せず）は、次のシフト・クロックＢ（線５）の立
ち上りで停止する。
セット・クリアＪ （ＳＲＣ）が線ＲＲＬ上に来た状
況を示す。線４に示すように、次のシフト・クロックＡ
の立ち上りで、リセット標識ラッチがオンになる。やは
りシフト・レジスタ・ラッチに入力される機能クロック
（図示せず）は、次のシフト・クロックＢ（線５）の立
ち上りで停止する。
線２１上のリセット状態コードと線４２上のＳＩＦリセ
ット・コードは、次のシフト・クロックＢの立ち上りで
利用できる（線６と７）。回路遅延によって起こる自然
な遅延の後、第５図の線８と９に示されているように、
リセット領域ＩとＦの選択信号が使用可能になり、「シ
フト・レジスタ鎖３５の入力端で強制ゼロ」 （線１０
）も使用可能になる。
ット・コードは、次のシフト・クロックＢの立ち上りで
利用できる（線６と７）。回路遅延によって起こる自然
な遅延の後、第５図の線８と９に示されているように、
リセット領域ＩとＦの選択信号が使用可能になり、「シ
フト・レジスタ鎖３５の入力端で強制ゼロ」 （線１０
）も使用可能になる。
線１１は、線２２ａと２２ｂで利用できるゲートされた
シフト・クロック（ＳＣＬ）Ａのパルスを示す。
シフト・クロック（ＳＣＬ）Ａのパルスを示す。
第５図の下部は、この例のシフト俸しジスタ鎖を形成す
るラッチＬＴＩないしＬＴ２０４８を通過するゼロの伝
播を示す。各シフト・レジスタ段で、ゼロがそのマスク
・ラッチＭからスレーブ・ラッチＳに転送される。伝播
の終端で、すべてのラッチまたは段がゼロにリセットさ
れる。
るラッチＬＴＩないしＬＴ２０４８を通過するゼロの伝
播を示す。各シフト・レジスタ段で、ゼロがそのマスク
・ラッチＭからスレーブ・ラッチＳに転送される。伝播
の終端で、すべてのラッチまたは段がゼロにリセットさ
れる。
あるシステムのリセット鎖の最大長さによって、リセッ
ト制御装置２０内にあるカウンタ４０の最大カウントが
決まる。このカウンタは、シフト・クロ、り・パルスと
緊密な関係で増分され、そのカウントが比較機構３８に
転送される。レジスタ３９は、鎖を形成するシフト・レ
ジスタ段の好ましいまたは選択された数に等しい値を記
憶するのに使用される。この例では、その数は番号２０
４８に等しい。比較機構３８は、カウンタ４０の実際カ
ウントが、鎖の好ましい最大長さに等しい状況を検出す
る。その最高長の値は、レジスタ３８に記憶されている
。この場合、比較機構３８の出力信号は２進１からゼロ
に変化し、したがって伝送ゲート３８ａとｂはもはや線
２２ｘ及び２２ｙ上でＳＩＦ復号を転送しない（復号Ｏ
＝リセットなし）。これでゼロの伝播が終了する。最大
カウントが鎖中のラッチの数より小さい場合は、２進ゼ
ロの伝播は、鎖の終端に達する前に停止して、一部のラ
ッチが不定状態のままになる。カウントが最大値より大
きくても、ゼロ伝播が鎖の終端で停止するので、有害な
影響を与えない。
ト制御装置２０内にあるカウンタ４０の最大カウントが
決まる。このカウンタは、シフト・クロ、り・パルスと
緊密な関係で増分され、そのカウントが比較機構３８に
転送される。レジスタ３９は、鎖を形成するシフト・レ
ジスタ段の好ましいまたは選択された数に等しい値を記
憶するのに使用される。この例では、その数は番号２０
４８に等しい。比較機構３８は、カウンタ４０の実際カ
ウントが、鎖の好ましい最大長さに等しい状況を検出す
る。その最高長の値は、レジスタ３８に記憶されている
。この場合、比較機構３８の出力信号は２進１からゼロ
に変化し、したがって伝送ゲート３８ａとｂはもはや線
２２ｘ及び２２ｙ上でＳＩＦ復号を転送しない（復号Ｏ
＝リセットなし）。これでゼロの伝播が終了する。最大
カウントが鎖中のラッチの数より小さい場合は、２進ゼ
ロの伝播は、鎖の終端に達する前に停止して、一部のラ
ッチが不定状態のままになる。カウントが最大値より大
きくても、ゼロ伝播が鎖の終端で停止するので、有害な
影響を与えない。
プロセッサ回路の論理設計に応じて、鎖内の個々のラッ
チのリセット状態は、逆の形すなわち２進１を取らなけ
ればならない。こうした特定の個々のラッチは嘱その入
力端と出力端に反転段が必要である（２重反転）。別の
より経済的な解決策は−単に先行するラッチの「非Ｑ」
出力を、また次のシフト・レジスタ段でゼロ・リセット
状態を必要とするときは個々のラッチの「非Ｑ」出力を
使用するものである。
チのリセット状態は、逆の形すなわち２進１を取らなけ
ればならない。こうした特定の個々のラッチは嘱その入
力端と出力端に反転段が必要である（２重反転）。別の
より経済的な解決策は−単に先行するラッチの「非Ｑ」
出力を、また次のシフト・レジスタ段でゼロ・リセット
状態を必要とするときは個々のラッチの「非Ｑ」出力を
使用するものである。
第４図に示すように、ＡＮＤゲー）３０が、伝播すべき
２進ゼロを生成する。線２４上のＳＩＦリセット・コー
ドのビットがゼロとは異なるときは、（非リセツト状態
のとき鎖の入力端Ｄ１に直列入力データを供給する）直
列データ入力線２２２上にどのレベルが供給されるかに
かかわらず、鎖３５の入力端Ｄ１で強制的に２進ゼロに
なる。
２進ゼロを生成する。線２４上のＳＩＦリセット・コー
ドのビットがゼロとは異なるときは、（非リセツト状態
のとき鎖の入力端Ｄ１に直列入力データを供給する）直
列データ入力線２２２上にどのレベルが供給されるかに
かかわらず、鎖３５の入力端Ｄ１で強制的に２進ゼロに
なる。
Ｆ０発明の詳細
な説明したようにこの発明によれば初期化条件に種類ご
とに必要な部分のみ初期化を行なうことができる。しか
も縦続接続したラッチ・シフトレジスタという簡易な構
成をとることができる。
とに必要な部分のみ初期化を行なうことができる。しか
も縦続接続したラッチ・シフトレジスタという簡易な構
成をとることができる。
第１図は、本発明の環境を形成するデータ処理システム
の全体構造を示す概略構成図である。 第２図は、リセット構造の構成図である。 第３図と第４図は、本発明によるシステム初期化及びリ
セットに必要な回路を示す構成図である。 第６図は、システム初期化及びリセットを実行するため
に第３図と第４図の構成を制御する信号のパルス図であ
る。 １・・・・プロセッサ・ユニット、４・・・・主メモリ
、１０・・・・プロセッサ・バス、１３・・・・主メモ
リ・バス。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人 弁理士 澤 １） 俊 夫＋４−−−
−・停止Ｊ東 第１Ｉ２１ 第２０ 第３国 イぐ一つ う° ｔ ７＃ ′＼、
の全体構造を示す概略構成図である。 第２図は、リセット構造の構成図である。 第３図と第４図は、本発明によるシステム初期化及びリ
セットに必要な回路を示す構成図である。 第６図は、システム初期化及びリセットを実行するため
に第３図と第４図の構成を制御する信号のパルス図であ
る。 １・・・・プロセッサ・ユニット、４・・・・主メモリ
、１０・・・・プロセッサ・バス、１３・・・・主メモ
リ・バス。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人 弁理士 澤 １） 俊 夫＋４−−−
−・停止Ｊ東 第１Ｉ２１ 第２０ 第３国 イぐ一つ う° ｔ ７＃ ′＼、
Claims (1)
- 【特許請求の範囲】 内部プロセッサ状態の初期状態を表示するプロセッサ・
ラッチの設定によりシステム初期化を実行するデータ処
理システムにおいて、 上記プロセッサ・ラッチを複数のプロセッサ・ラッチ・
グループに分割し、 初期化設定動作が上流のプロセッサ・ラッチ・グループ
から下流のプロセッサ・ラッチ・グループへ伝播するよ
うに上記複数のプロセッサ・ラッチ・グループを縦続接
続し、かつ、 １のプロセッサ・ラッチ・グループから後続のプロセッ
サ・ラッチ・グループへの初期設定動作の伝播動作を初
期化条件の種類に基づいて禁止するようにしたことを特
徴とするデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88114023.0 | 1988-08-27 | ||
| EP88114023A EP0356538B1 (en) | 1988-08-27 | 1988-08-27 | Arrangement in data processing system for system initialization and reset |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281216A true JPH0281216A (ja) | 1990-03-22 |
| JPH0642186B2 JPH0642186B2 (ja) | 1994-06-01 |
Family
ID=8199235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192792A Expired - Lifetime JPH0642186B2 (ja) | 1988-08-27 | 1989-07-27 | データ処理システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5155856A (ja) |
| EP (1) | EP0356538B1 (ja) |
| JP (1) | JPH0642186B2 (ja) |
| KR (1) | KR920004277B1 (ja) |
| CN (1) | CN1015134B (ja) |
| DE (1) | DE3886529T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE69128391T2 (de) * | 1990-04-13 | 1998-04-02 | Fujitsu Ltd | Rückstellverfahren für die umsetzerschnittstelle bei störfällen und rechnersystem, welches dieses verfahren anwendet |
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- 1988-08-27 DE DE3886529T patent/DE3886529T2/de not_active Expired - Fee Related
-
1989
- 1989-07-27 JP JP1192792A patent/JPH0642186B2/ja not_active Expired - Lifetime
- 1989-08-24 KR KR1019890012045A patent/KR920004277B1/ko not_active Expired
- 1989-08-26 CN CN89106663A patent/CN1015134B/zh not_active Expired
- 1989-08-31 US US07/401,332 patent/US5155856A/en not_active Expired - Fee Related
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| JPH0642186B2 (ja) | 1994-06-01 |
| KR900003740A (ko) | 1990-03-27 |
| EP0356538A1 (en) | 1990-03-07 |
| DE3886529D1 (de) | 1994-02-03 |
| CN1040691A (zh) | 1990-03-21 |
| KR920004277B1 (ko) | 1992-06-01 |
| CN1015134B (zh) | 1991-12-18 |
| DE3886529T2 (de) | 1994-06-30 |
| EP0356538B1 (en) | 1993-12-22 |
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